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/ NetNews Usenet Archive 1992 #20 / NN_1992_20.iso / spool / comp / arch / 9321 < prev    next >
Encoding:
Text File  |  1992-09-09  |  2.0 KB  |  53 lines
  1. Newsgroups: comp.arch
  2. Path: sparky!uunet!iWarp.intel.com|ichips!ichips!glew
  3. From: glew@pdx007.intel.com (Andy Glew)
  4. Subject: Re: No Branch Delay Slot(s)...
  5. In-Reply-To: phil@news.ccutah.edu's message of Wed, 9 Sep 92 04:42:31 GMT
  6. Message-ID: <GLEW.92Sep9201208@pdx007.intel.com>
  7. Sender: news@ichips.intel.com (News Account)
  8. Organization: Intel Corp., Hillsboro, Oregon
  9. References: <1992Sep9.044231.12217@fcom.cc.utah.edu>
  10. Date: Thu, 10 Sep 1992 04:12:08 GMT
  11. Lines: 40
  12.  
  13.     [phil@news.ccutah.edu (Phillip Neiswanger)]
  14.  
  15.     In the august issue of Byte there is a rather lightweight article on DEC's
  16.     Alpha architecture and its current incarnate the 21064.  In the article it
  17.     states that DEC deemed the branch delay slot to be of little value in
  18.     future multiple(read >2) instruction issue implementations of the Alpha
  19.     architecture.  If I remember correctly, the article states that the use of
  20.     delayed branch slots could introduce incompatibilities from implementation
  21.     to implementation.  This does not seem very intuitive to me.  Would anybody
  22.     care to discuss how branch delay slots are going to affect future generation
  23.     of RISC cpus as they enter the era of multiple(read >2) instruction issue
  24.     implementations.
  25.  
  26. Branch delay slots are an artifact of a "first implementation".
  27.  
  28. E.g. the MIPS R[23]000 had one branch delay slot, so that was made
  29. part of the architecture.
  30.  
  31. The MIPS R4000 really has 2 (maybe 3, I'm sure I'll be corrected)
  32. branch delay slots, but there is still only one made architecturally
  33. visible.
  34.  
  35.  
  36. I only know of one mechanism to expose multiple branch delay slots in
  37. a manner that varies cleanly between implementations, in that the same
  38. binary will run nor matter how many branch delay slots are implemented
  39. - Hwu and Chang's "Forward Semantic".  But even this assumes an
  40. in-order machine implicitly.
  41.  
  42.  
  43. --
  44.  
  45. Andy Glew, glew@ichips.intel.com
  46. Intel Corp., M/S JF1-19, 5200 NE Elam Young Pkwy, 
  47. Hillsboro, Oregon 97124-6497
  48.  
  49. This is a private posting; it does not indicate opinions or positions
  50. of Intel Corp.
  51.  
  52. Intel Inside (tm)
  53.