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/ NetNews Usenet Archive 1992 #19 / NN_1992_19.iso / spool / comp / arch / 9090 < prev    next >
Encoding:
Text File  |  1992-08-29  |  2.1 KB  |  54 lines
  1. Newsgroups: comp.arch
  2. Path: sparky!uunet!iWarp.intel.com|ichips!ichips!glew
  3. From: glew@pdx007.intel.com (Andy Glew)
  4. Subject: Re: trapping speculative ops
  5. In-Reply-To: schow@bqneh3.bnr.ca's message of Thu, 27 Aug 1992 00:53:40 GMT
  6. Message-ID: <GLEW.92Aug28174035@pdx007.intel.com>
  7. Sender: news@ichips.intel.com (News Account)
  8. Organization: Intel Corp., Hillsboro, Oregon
  9. References: <GLEW.92Aug25180333@pdx007.intel.com> <CLIFFC.92Aug26084159@medea.rice.edu>
  10.     <1992Aug27.005340.6547@bcars64a.bnr.ca>
  11. Date: Sat, 29 Aug 1992 01:40:35 GMT
  12. Lines: 40
  13.  
  14. >In article <CLIFFC.92Aug26084159@medea.rice.edu> cliffc@rice.edu (Cliff Click) writes:
  15. >>Let every register have some extra "trap" bits.
  16. >>A read of the register with it's trap bits set, causes the exception.
  17. >>A write to the register sets the trap bits according to the success of
  18. >>the operation.
  19. >>
  20. >>With this design, exceptions are triggered at the START of some operation,
  21. >>instead of in the middle of it.
  22. >
  23. >[schow@bqneh3.bnr.ca (Stanley T.H. Chow)]
  24. >Very nice model, but what to do about saving and restoring registers
  25. >across subroutine call, interupts, etc.?
  26.  
  27. (1) It would be trivial for a compiler to arrange that all potential
  28. faults have been verified before a procedure call => no need to save
  29. the trap bits.  Similarly, it would probably be not very necessary for
  30. a compiler to spill registers that contain potential faults.
  31.  
  32. (2) If you have 64 registers, a single register can hold the trap bits
  33. for them all. I wouldn't feel too bad about adding that to the state
  34. to be saved/restored on an interrupt or context switch.
  35.  
  36. (3) There are techniques that have been discussed for making the trap
  37. bits "hidden", not user visible.  Myself, I think that goes against
  38. the RISC philosophy.
  39.  
  40. (4) Adding "extra" bits to a register makes some other common
  41. operations, that do not fit into a standard 2input 1output format,
  42. much easier to do.
  43.  
  44. --
  45.  
  46. Andy Glew, glew@ichips.intel.com
  47. Intel Corp., M/S JF1-19, 5200 NE Elam Young Pkwy, 
  48. Hillsboro, Oregon 97124-6497
  49.  
  50. This is a private posting; it does not indicate opinions or positions
  51. of Intel Corp.
  52.  
  53. Intel Inside (tm)
  54.