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Encoding:
PALASM Design Description  |  1991-02-27  |  3.8 KB  |  130 lines
  1. ;PALASM Design Description
  2.  
  3. ;---------------------------------- Declaration Segment ------------
  4. TITLE    Logic Analyzer States
  5. PATTERN  
  6. REVISION 
  7. AUTHOR   john davis
  8. COMPANY  SIVAD for AMD
  9. DATE     10/15/90
  10.  
  11. CHIP  _la_state  MACH110
  12.  
  13. ;---------------------------------- PIN Declarations ---------------
  14. PIN  ?  /POR    COMBINATORIAL            ; Power On Reset
  15. NODE 1 POR_INIT
  16. PIN  35 CLK1                            ; Default Clock on pin 35
  17. PIN  ?  K_CLK COMBINATORIAL             ; 
  18.  
  19. PIN  ?  MSW[0] REGISTERED                 ; 
  20. PIN  ?  MSW[1] REGISTERED                 ; 
  21. PIN  ?  MSW[2] REGISTERED                 ; 
  22. PIN  ?  MSW[3] REGISTERED                 ; 
  23. PIN  ?  MSW[4] REGISTERED                 ; 
  24. PIN  ?  MSW[5] REGISTERED                 ; 
  25. PIN  ?  MSW[6] REGISTERED                 ; 
  26. PIN  ?  MSW[7] REGISTERED                 ; 
  27. PIN  ?  MSW[8] REGISTERED                 ; 
  28. PIN  ?  MSW[9] REGISTERED                 ; 
  29. PIN  ?  MSW[10] REGISTERED                ; 
  30. PIN  ?  MSW[11] REGISTERED                ; 
  31. PIN  ?  MSW[13] REGISTERED                ; 
  32. PIN  ?  MSW[14] REGISTERED                ; 
  33. PIN  ?  MSW[15] REGISTERED                ; 
  34. PIN  ?  ACK    REGISTERED                 ; 
  35. PIN  ?  HIT    COMBINATORIAL              ; 
  36.  
  37. PIN ?  K0 REGISTERED                   ; 
  38. PIN ?  K1 REGISTERED                   ; 
  39. PIN ?  K2 REGISTERED                   ; 
  40. PIN ?  K3 REGISTERED                   ; 
  41. ;NODE ?  K0 REGISTERED                   ; 
  42. ;NODE ?  K1 REGISTERED                   ; 
  43. ;NODE ?  K2 REGISTERED                   ; 
  44. ;NODE ?  K3 REGISTERED                   ; 
  45. NODE ?  K_C0_0 REGISTERED                 ; 
  46. NODE ?  K_C0_1 REGISTERED                 ; 
  47. NODE ?  K_C1   REGISTERED                 ; 
  48. NODE ?  K_C2_0 REGISTERED                 ; 
  49. NODE ?  K_C2_1 REGISTERED                 ; 
  50. NODE ?  K_C3 REGISTERED                   ; 
  51. NODE ?  K_C4 REGISTERED                   ; 
  52.  
  53. ;       
  54. ;STRING DECLARATIONS.
  55. STRING GL '(MSW[0])'
  56. STRING DL '(MSW[1])'
  57. STRING BF '(MSW[2])'
  58. STRING TR0 'MSW[3]'
  59. STRING TR1 'MSW[4]'
  60. STRING TR2 'MSW[5]'
  61. STRING ST '(MSW[6])'
  62. STRING XCK '(MSW[7])'
  63. STRING TG '(MSW[8])'
  64. STRING SM '(MSW[9])'
  65. STRING XS '(MSW[10])'                ;External Sync Input
  66. STRING CS '(MSW[11])'
  67. STRING EQ '(MSW[12])'
  68. STRING TA '(MSW[13)'
  69. STRING TD '(MSW[14])'
  70. STRING RUN '(MSW[15])'
  71.  
  72. STRING S_K0  '/K3*/K2*/K1*/K0'        ;Main Control State Bits
  73. STRING S_K1  '/K3*/K2*/K1* K0'
  74. STRING S_K2  '/K3*/K2* K1*/K0'
  75. STRING S_K3  '/K3*/K2* K1* K0'
  76. STRING S_K4  '/K3* K2*/K1*/K0'
  77. STRING S_K5  '/K3* K2*/K1* K0'
  78. STRING S_K6  '/K3* K2* K1*/K0'
  79. STRING S_K7  '/K3* K2* K1* K0'
  80. STRING S_K8  ' K3*/K2*/K1*/K0'
  81.  
  82. STRING S_C0_0  '/K_C0_1*/K_C0_0'        ;C0 Control State Definition
  83. STRING S_C0_1  '/K_C0_1* K_C0_0'
  84. STRING S_C0_2  ' K_C0_1*/K_C0_0'
  85. STRING S_C0_3  ' K_C0_1* K_C0_0'
  86.  
  87. STRING S_TDD    '/TR2*/TR1*/TR0'        ;Operational Mode Bits
  88. STRING S_TTD    '/TR2*/TR1* TR0'
  89. STRING S_TAD    '/TR2* TR1*/TR0'
  90. STRING S_TBD     '/TR2* TR1* TR0'
  91. STRING S_LD_RG     ' TR2*/TR1*/TR0'
  92. STRING S_LD_AT     ' TR2*/TR1* TR0'
  93. STRING S_LSA     '(S_TDD+S_TTD+S_TAD+S_TBD)'
  94. STRING S_SET     '(S_LD_RG+S_LD_AT)'
  95.  
  96. STRING S_NULL_TR '/K_TRIG2*/K_TRIG1*/K_TRIG0'
  97. STRING S_SOME_TR '/K_TRIG2*/K_TRIG1* K_TRIG0'
  98.  
  99. ;---------------------------------- Pin Declarations ---------------
  100.  
  101.  
  102. ;----------------------------------- Boolean Equation Segment ------
  103. EQUATIONS
  104.  
  105. STATE
  106.  
  107. M_C1_0  = /K_C1    ;C1 Control State Definition
  108. M_C1_1  =  K_C1
  109.  
  110. MOORE_MACHINE            ;Main  Trace Control State Machine
  111.  
  112.  
  113. M_C1_0 := TR_WT -> M_C1_1
  114.         +-> M_C1_0;
  115.  
  116. M_C1_1 := TR_WT -> M_C1_0
  117.         +-> M_C1_0;
  118.  
  119. ;---------------------------- CONDITIONs Sub Segment ------------
  120.  
  121. CONDITIONS
  122. TDD = /TR2*/TR1*/TR0        ;Operational Mode Bits
  123. TTD = /TR2*/TR1* TR0
  124. TAD = /TR2* TR1*/TR0
  125. TBD = /TR2* TR1* TR0
  126.  
  127. TR_WT =  HIT*(S_TDD * S_K2 + S_TTD *
  128.                         S_K3 + S_TAD * S_K2 + S_TBD * (S_K2 + S_K5))
  129.  
  130.