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/ NetNews Usenet Archive 1992 #16 / NN_1992_16.iso / spool / comp / lang / verilog / 289 < prev    next >
Encoding:
Internet Message Format  |  1992-07-29  |  1.2 KB
  1. Path: sparky!uunet!imp!ca41!cindy
  2. From: cindy@zoran.hellnet.org (Cindy Eisner)
  3. Newsgroups: comp.lang.verilog
  4. Subject: Re: Getting round verilog hierarchical structure
  5. Message-ID: <130@ca41.zoran.hellnet.org>
  6. Date: 29 Jul 92 07:47:27 GMT
  7. References: <Bs23x4.330@brunel.ac.uk>
  8. Sender: news@ca41.zoran.hellnet.org
  9. Organization: Zoran Microelectronics LTD. Haifa, Israel.
  10. Lines: 19
  11. Nntp-Posting-Host: ca45
  12.  
  13. In article <Bs23x4.330@brunel.ac.uk>, Chijioke.Anyanwu@brunel.ac.uk (Chijioke D Anyanwu) writes:
  14.  
  15. > In developing a verilog model, A could instantiate B and C but, as far as
  16. > I can see, this would then mean the link from B to C would not be possible
  17. > as there is no way of directly linking a module to another module which it
  18. > is neither instantiated by nor instantiates.
  19.  
  20.  
  21. please elaborate on what you mean by "direct link"?  i don't see any problem
  22. in having a signal between each pair of A-B, A-C, B-C, so i guess this is 
  23. not what you mean.
  24.  
  25. -- 
  26.  
  27.     Cindy Eisner,                     Tel: 972-4-551551
  28.     CAD group,                        Fax: 972-4-551550
  29.     Zoran Microelectronics LTD,       E-mail: cindy@Zoran.HellNet.Org
  30.     Advanced Technology Center
  31.     Haifa 31204, Israel               Could be my employer doesn't agree.
  32.