home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #16 / NN_1992_16.iso / spool / comp / lang / verilog / 287 < prev    next >
Encoding:
Text File  |  1992-07-28  |  1.4 KB  |  40 lines
  1. Newsgroups: comp.lang.verilog
  2. Path: sparky!uunet!mcsun!sunic!ericom!eos.ericsson.se!etxmesa
  3. From: etxmesa@eos.ericsson.se (Michael Salmon)
  4. Subject: Reliability of `undef
  5. Message-ID: <1992Jul29.071431.172@ericsson.se>
  6. Keywords: verilog-xl `undef
  7. Sender: news@ericsson.se
  8. Nntp-Posting-Host: eos6c02.ericsson.se
  9. Reply-To: etxmesa@eos.ericsson.se (Michael Salmon)
  10. Organization: Ericsson Telecom AB
  11. Date: Wed, 29 Jul 1992 07:14:31 GMT
  12. Lines: 26
  13.  
  14. I am trying to include a computer generated casex into a verilog model.
  15. The inclusion was performed painlessly using `include however the casex
  16. has to be included in several places with different statements used in
  17. each place. To get around this the include file has numerous `ifdefs.
  18. My problem is that the `defines stay defined so if I `define a in
  19. module A and b in module B then in effect I get ab in module B. I
  20. guessed that an `undef existed but I couldn't find it in the
  21. documentation so I used strings to scan the executable and found the
  22. keyword, tried inserting `undefs and all worked as I wanted. Now I am
  23. worried about using an undocumented feature and about synthesising. I
  24. am using VERILOG-XL 1.6.0.1 and I wondered if anyone had any comments
  25. on my dilema. BTW basically my only control over the include file is to
  26. post process it, I can't change its format.
  27.  
  28. Thank you in advance.
  29.  
  30. -- 
  31.  
  32. Michael Salmon
  33.  
  34. #include    <standard.disclaimer>
  35. #include    <witty.saying>
  36. #include    <fancy.pseudo.graphics>
  37.  
  38. Ericsson Telecom AB
  39. Stockholm
  40.