home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #16 / NN_1992_16.iso / spool / comp / arch / 8245 < prev    next >
Encoding:
Text File  |  1992-07-23  |  1.9 KB  |  40 lines
  1. Newsgroups: comp.arch
  2. Path: sparky!uunet!sequent!muncher.sequent.com!dafuller
  3. From: dafuller@sequent.com (David Fuller)
  4. Subject: Re: CISC Microcode (was Re: RISC Mainframe)
  5. Message-ID: <1992Jul23.193448.10482@sequent.com>
  6. Sender: usenet@sequent.com (usenet )
  7. Nntp-Posting-Host: sequent.sequent.com
  8. Organization: Sequent Computer Systems Inc.
  9. References: <Brsx7o.G69@zoo.toronto.edu> <2369@nic.cerf.net> <2105@devnull.mpd.tandem.com>
  10. Date: Thu, 23 Jul 92 19:34:48 GMT
  11. Lines: 27
  12.  
  13. In article <2105@devnull.mpd.tandem.com> rrt@amadeus.UUCP (Robert Teisberg) writes:
  14. >In article <2369@nic.cerf.net> davsmith@nic.cerf.net (David Smith) writes:
  15. >>All CPUs I have seen to date (not every CPU by any means - if you know
  16. >>of counter examples, please post) cannot do asynchronous address
  17. >>generation.
  18. >
  19. >The CDC 6600 and its descendants did this (why does it seem that every
  20. >clever idea in machine architecture was invented many years ago by
  21. >Seymour Cray :-).  To load from memory, you stuffed an address in
  22. >register A1, A2, A3, A4 or A5 and sometime later the contents of that
  23. >address appeared in the corresponding X register.  To store, you
  24. >stuffed an address in A6 or A7 and eventually the contents of X6 or X7
  25. >found its way to memory at that address.  As I recall (do any other
  26. >old CDC hands know better?), the only reason the CPU stalled due to
  27. >memory access was a scoreboard conflict or a memory bank conflict.  If
  28. >your memory access pattern was either sequential and contiguous or
  29. >random, bank conflicts were rare, since the 6600 used interleaved
  30. >memory just as davsmith recommends elsewhere in his article.
  31.  
  32. What I recall:
  33.  
  34. The PPUs had first access to memory, then the CPUs.  The PPUs could hold the
  35. CPU out of main memory if they tried hard enough.
  36. -- 
  37. Dave Fuller             All opinions expressed are my own and not
  38. Sequent Computer Systems    those of Sequent Computer Systems, Inc.
  39. dafuller@sequent.com
  40.