home *** CD-ROM | disk | FTP | other *** search
/ Magazyn Enter 1999 January / enter_01_1999_2.iso / BIOS / ctchip34 / INTELPCI.CFG < prev    next >
Text File  |  1997-02-03  |  40KB  |  1,219 lines
  1. ;**********************************************************
  2. NAME=82430LX/NX/FX; (Mercury/Neptun/Triton)
  3. ;**********************************************************
  4. ConfigAccess=1
  5. MACRO OPEN =0CFBh:xxxxxxx1,0CFAh:00000000
  6. MACRO CLOSE=0CFBh:xxxxxxx0
  7. MODE=INDEX32                       ;; alle Zugriffe 32-Bittig
  8. INDEXPORT=0CF8h                    ;; CONFADDR
  9. DATENPORT=0CFCh                    ;; CONFDATA
  10. BASEADR=80000000h
  11.  
  12. *IF 0:<>$8086
  13.  
  14.  WRITELN "CONFIGAccess 1 nicht implementiert"
  15.  MODE=DIRECT
  16.  ConfigAccess=0
  17.  MACRO OPEN=0CF8h:1111xxxx,0CFAh:00000000
  18.  MACRO CLOSE=0CF8h:0000xxxx,0CFAh:00000000
  19.  BASEADR=C000h
  20.  
  21.  *IF 0:<>$8086
  22.    WRITELN "CONFIGAccess 0 nicht implementiert"
  23.    EXIT "Abbruch, kein PCI-Zugriff möglich"
  24.  *ELSE
  25.    WRITELN "CONFIGAccess 0 implementiert"
  26.  *ENDIF
  27. *ELSE
  28.     WRITELN "CONFIGAccess 1 implementiert"
  29. *ENDIF
  30.  
  31. ;; Konditionen für IF-Abfragen (VerANDed)
  32. MACRO INTEL  = 0:==$8086
  33. MACRO Mercury= INTEL, 2:==$04A3, 8:==0000xxxx
  34. MACRO Neptun = INTEL, 2:==$04A3, 8:==0001xxxx
  35. MACRO Triton = INTEL, 2:==$122D
  36. MACRO Saturn = INTEL, 2:==$0483
  37. MACRO HX     = INTEL, 2:==$1250
  38. MACRO VX     = INTEL, 2:==$7030
  39. MACRO Natoma = INTEL, 2:==$1237
  40.  
  41. *IF Mercury *OR Neptun *OR Triton *OR Saturn *OR VX *OR HX *OR Natoma
  42.  *IF Mercury
  43.     WRITELN "Intel Mercury 82434LX"
  44.   *ELSEIF Neptun
  45.     WRITELN "Intel Neptune 82434NX"
  46.   *ELSEIF Triton
  47.     WRITELN "Intel Triton"
  48.   *ELSEIF Saturn
  49.     WRITELN "Saturn"
  50.   *ELSEIF HX
  51.     WRITELN "82439HX"
  52.   *ELSEIF VX
  53.     WRITELN "82438VX"
  54.   *ELSEIF Natoma
  55.     WRITELN "82442FX"
  56.   *ENDIF
  57. *ELSE
  58.  EXIT "**** Abort, Chipset unknown ****"
  59. *ENDIF
  60.  
  61. *IF Mercury *OR Neptun *Or Saturn 
  62.  MACRO FREEZE= FLUSH,50h:xxxxx0xx
  63.  MACRO CacheOFF = Freeze, WBINVD
  64.  MACRO CacheON  = FLUSH,50h:xxxxx1xx, FLUSH,50h:xxxxx1xx
  65.  MACRO L1OFF = Cacheoff, CDNW:=11, WBINVD,    CacheON
  66.  MACRO L1ON  = Cacheoff, CDNW:=00, WBINVD,    CacheON
  67.  MACRO L2OFF = Cacheoff, FLUSH, 52h:xxxxxxx0, CacheON
  68.  MACRO L2ON  = Cacheoff, FLUSH, 52h:xxxxxxx1, CacheON
  69.  
  70.  
  71.  *IF Mercury *Or Saturn
  72.  MACRO L2WB  = Cacheoff, FLUSH, 52h:xxxxxx11, CacheON
  73.       ;; Immer WB bei Neptun
  74.  MACRO L2WT  = Cacheoff, FLUSH, 52h:xxxxxx01, CacheON
  75.  *ENDIF
  76.  
  77. *ELSEIF Triton *Or VX *Or HX *Or Natoma
  78. MACRO FREEZE   = FLUSH,52h:xxxxxx00
  79. MACRO xFLUSH   = FLUSH,52h:xxxxxx10
  80. MACRO CacheOFF = xFLUSH, Freeze, WBINVD
  81. MACRO CacheON  = xFLUSH, FLUSH, 52h:xxxxxx01
  82. MACRO L1OFF = Cacheoff, CDNW:=11, WBINVD,    CacheON
  83. MACRO L1ON  = Cacheoff, CDNW:=00, WBINVD,    CacheON
  84. MACRO L2OFF = Cacheoff, FLUSH, 52h:00xxxx1x
  85. MACRO L256ON= Cacheoff, FLUSH, 52h:01xxxx0x, CacheON
  86. MACRO L512ON= Cacheoff, FLUSH, 52h:10xxxx0x, CacheON
  87. *ENDIF
  88. Let rwc   = x111     ;; read write Cacheable
  89. Let rwn   = x011     ;; read write not Cacheable
  90. Let won   = x010     ;; Write only not Cacheable
  91. Let roc   = x101     ;; Read only, cacheable
  92. Let ron   = x001     ;; Read only not Cacheable
  93. Let bus   = x000     ;; Read/Write to PCI Bus
  94.  
  95. MACRO SF0  = Cacheoff, 59h:#1#xxxx, Cacheon
  96.  
  97. MACRO sC0  = Cacheoff, 5Ah:xxxx#1#, Cacheon
  98. MACRO sC4  = Cacheoff, 5Ah:#1#xxxx, Cacheon
  99. MACRO sC8  = Cacheoff, 5Bh:xxxx#1#, Cacheon
  100. MACRO sCC  = Cacheoff, 5Bh:#1#xxxx, Cacheon
  101.  
  102. MACRO sD0  = Cacheoff, 5Ch:xxxx#1#, Cacheon
  103. MACRO sD4  = Cacheoff, 5Ch:#1#xxxx, Cacheon
  104. MACRO sD8  = Cacheoff, 5Dh:xxxx#1#, Cacheon
  105. MACRO sDC  = Cacheoff, 5Dh:#1#xxxx, Cacheon
  106.  
  107. MACRO sE0  = Cacheoff, 5Eh:xxxx#1#, Cacheon
  108. MACRO sE4  = Cacheoff, 5Eh:#1#xxxx, Cacheon
  109. MACRO sE8  = Cacheoff, 5Fh:xxxx#1#, Cacheon
  110. MACRO sEC  = Cacheoff, 5Fh:#1#xxxx, Cacheon
  111.  
  112. ;; Allgemeiner PCI-Konfigurations-Bereich
  113.  
  114. *If Mercury *OR Neptun
  115.  Writeln HUHU
  116. *endif
  117.  
  118. ;**********************************************************
  119. CR0        ; Prozessor Controll Register 0
  120. ;**********************************************************
  121. BIT=30,29   ; L1-Cache CD, NW
  122.         00=Normal
  123.         01=Invalid (=> Protection Exception)
  124.         10=Cache freeze coherent
  125.         11=Cache freeze incoherent
  126. BIT=18     ;0/1 Alignment-Check
  127. BIT=16     ;0/1 Write Protect
  128.  
  129. *If Mercury *OR Neptun
  130.  Writeln HUHU
  131. *endif
  132.  
  133. ;**********************************************************
  134. INDEX16=0  ; VID  PCI Vendor Identification r/o
  135. ;**********************************************************
  136. BIT=15..00 ; Vendor Identification
  137.        $8086=     INTEL
  138.        else =     other Vendor
  139.  
  140.  
  141. ;**********************************************************
  142. INDEX16=2  ;DID   PCI Divice Identification r/o
  143. ;**********************************************************
  144. BIT=15..00 ; Device Identification
  145.        $04A3=    Mercury/Neptun
  146.        $122D=    Triton
  147.        $1250=    HX
  148.        $7030=    VX
  149.        $1237=    Natoma
  150.        else=     unknown
  151.  
  152. ;**********************************************************
  153. INDEX16=4  ; PCICMD PCI Command Register r/w
  154. ;**********************************************************
  155. BIT=15..09 ; Reserved
  156. BIT=09     ;0/1 Fast Back-to-Back      (=>0)
  157. BIT=08     ;0/1 SERRE                  (=>0)
  158. BIT=07     ;0/1 Adress/Data Stepping   (=>0)
  159. BIT=06     ;0/1 Parity Error (Master Enable)
  160. BIT=02     ;0/1 Bus Master Operations  (=>1)
  161. BIT=01     ;0/1 Memory Access          (=>1)
  162. BIT=00     ;0/1 I/O-Access             (=>0)
  163.  
  164. ;**********************************************************
  165. INDEX16=6h ; PCISTS PCI Status Register (r/w)
  166. ;**********************************************************
  167. BIT=15     ;Detected parity error (Natoma)
  168.         0= not detected
  169.         1= detected
  170. BIT=14     ;Signaled System Error
  171. BIT=13     ;Received Master Abort Status
  172. BIT=12     ;Received Target Abort Status
  173. BIT=11     ;reserved
  174. BIT=10,09  ;DevSel Timing
  175.         00=FAST
  176.         01=Medium
  177.         10=SLOW
  178.         11=reserved
  179. BIT=08     ;Data Parity
  180.         0= not detected
  181.         1= detected
  182. BIT=07     ;0/1 Fast Back-to-Back
  183.  
  184. ;**********************************************************
  185. INDEX=8    ;RID Revision IDentification Register r/o
  186. ;**********************************************************
  187. BIT=7..0   ;PCI Cache/Memory-Controller
  188.        *If Mercury *OR Neptun
  189.        0000xxxx= Mercury 82434LX
  190.        0001xxxx= Neptun  82434NX
  191.        xxxx0001= A1-Step
  192.        xxxx0010= A2-Step
  193.        xxxx0011= A3-Step
  194.        *ELSE
  195.        xxxxxxxx= Revision-ID
  196.        *ENDIF
  197. ;**********************************************************
  198. INDEX=9    ;RLPI Register-Level Programming Interface r/o
  199. ;**********************************************************
  200. BIT=7..0
  201.        00=no register-level Programming Interface
  202.  
  203. ;**********************************************************
  204. INDEX=0Ah  ;SUBC Sub-Class-Code r/o
  205. ;**********************************************************
  206. BIT=7..0
  207.        00=PCMC is host Bridge
  208.  
  209. ;**********************************************************
  210. INDEX=0Bh  ;BASEC Base Class Code r/o
  211. ;**********************************************************
  212. BIT=7..0
  213.        $06=PCMC is Bridge Device
  214.  
  215. ;**********************************************************
  216. INDEX=0Dh  ; MLT Master Latency Timer Register r/w
  217. ;**********************************************************
  218. BIT=7654   ;Master Latency Timer, bus clocks = 16 x this value
  219.  
  220. *IF VX *Or HX *Or Natoma
  221. ;**********************************************************
  222. INDEX=0Eh  ;HEDT Header Type-Register r/o
  223. ;**********************************************************
  224. BIT=7..0   ;Header Type of TXC
  225.        00h= TVX is a single function device
  226.        XXh= Reserved
  227. *ENDIF ;;VX/HX
  228.  
  229. ;**********************************************************
  230. INDEX=0Fh  ;BIST BIST-Register r/o
  231. ;**********************************************************
  232. BIT=7      ;0/1 BIST (ro), not supported by 8243xLX/NX/HX/VX/Natoma
  233. BIT=6      ;Start BIST (r/w), not supported by 8243xLX/NX/HX/VX/Natoma
  234. BIT=3..0   ;Completion Code (ro)
  235.  
  236. ;;  Triton 1 to 3-Register-Area 4Fh..58h
  237.  
  238. *IF VX
  239. ;**********************************************************
  240. INDEX=4Fh  ;Arbitration Control  ;;VX
  241. ;**********************************************************
  242.  
  243. BIT=7      ;Extended CPU-PIIX signalling
  244.          0= Normal
  245.        1= Extended PHLDA# cycles
  246. BIT=3      ;CPU priority enable
  247.        0= CPU gets priority after three PCI slots
  248.          1= CPU gets priority after two PCI slots(SMBA)
  249.  
  250. *ENDIF  ;;VX
  251.  
  252. *IF Triton *Or VX *Or HX
  253.  
  254. *IF Triton
  255. ;**********************************************************
  256. INDEX=50h  ;PCI Control  ;;Triton
  257. ;**********************************************************
  258.  
  259. BIT=765    ; CPU Inactivity Timer
  260.        xxx= ^dez (x+1) PCI-Clocks
  261. BIT=3      ;0/1 Peer Concurrency
  262. BIT=2      ;1/0 CPU-to-PCI Write Burst
  263. BIT=1      ;1/0 PCI Streaming
  264. BIT=0      ;1/0 Bus Concurrency Disable
  265. *ENDIF ;;Triton
  266.  
  267. *IF HX
  268. ;**********************************************************
  269. INDEX=50h  ;PCI Control  ;;Triton
  270. ;**********************************************************
  271.  
  272. BIT=7      ; ECC parity select
  273.        0= No parity (default)
  274.        1= ECC parity
  275. BIT=6      ; ECC test enable
  276.        0= Normal Mode (default)
  277.        1= Test Mode
  278. BIT=5      ; Shutdown to port 92 on PCI
  279.          0= Shutdown special cycle from host bus to PCI
  280.        1= TXC writes 01h to I/O address 92 on PCI to shutdown
  281. BIT=4      ; Dual processor enable
  282.          0= FX NA# policies used
  283.          1= Modified NA# policies used to prevent deadlocks
  284. BIT=3      ;0/1 Peer Concurrency
  285. BIT=2      ;SERR# Output type 
  286. BIT=1      ;Reserved
  287. BIT=0      ;Global TXC Enable must be 1 to enable new HX features
  288. *ENDIF ;;HX
  289.  
  290. *IF VX
  291. ;**********************************************************
  292. INDEX=50h  ;PCI Control  ;;Triton
  293. ;**********************************************************
  294.  
  295. BIT=3      ;0/1 Peer Concurrency enable
  296. *ENDIF VX
  297.  
  298. ;**********************************************************
  299. INDEX=51h  ;Reserved ;;Triton
  300. ;**********************************************************
  301.  
  302. ;**********************************************************
  303. INDEX=52h  ;L2-Cache Control Register          ;;Triton
  304. ;**********************************************************
  305.  
  306. BIT=76     ;L2-Cachesize
  307.        00=No L2-Cache or disabled
  308.        01=256 KBytes
  309.        10=512 KBytes
  310.        11=reserved
  311.  
  312. BIT=54     ;SRAM Type
  313.        00= Pipelined Burst
  314.        01= Burst
  315.        10= Standard Async
  316.        11= Pipeline Burst for 512K/Dual Bank
  317.            (3-1-1-1-2-1-1-1-Burst)
  318.  
  319. BIT=7610   ;Cache-enable/ Force misses
  320.        00x0=L1-Cache freeze
  321.        00x1=L1-Enable
  322.        x100=L1/L2 freeze
  323.        x101=L1/L2 enabled
  324.        x110=L1 freeze, L2 force miss on read
  325.        x111=L1 enabled, L2 force miss on read/write (incoherent!)
  326.        1x00=L1/L2 freeze
  327.        1x01=L1/L2 enabled
  328.        1x10=L1 freeze, L2 force miss on read
  329.        1x11=L1 enabled, L2 force miss on read/write (incoherent!)
  330.  
  331. *IF VX *Or HX
  332. BIT=3      ;0/1 NA# Disable
  333. *ENDIF ;;VX or HX
  334.  
  335. *IF HX
  336. BIT=2      ; Extended Cache enable
  337.        0= 64Mbyte limit
  338.          1= 512Mbyte limit
  339. *ENDIF ;;HX
  340.  
  341. *ENDIF ;;Triton or VX or HX
  342.  
  343. *IF VX
  344. ;**********************************************************
  345. INDEX=53h  ;Cache control extended register    ;;Triton3
  346. ;**********************************************************
  347.  
  348. BIT=76     ;Reserved
  349. BIT=5      ;DRAM Cache detect
  350.        0 = DRAM cache not present (KRQAK strapping)
  351.        1 = DRAM cache present     (KRQAK strapping)
  352. BIT=43210  ;DRAM Cache refresh timer (default 20 HCLKs)
  353.  
  354. ;**********************************************************
  355. INDEX16=54h  ;SDRAM Control register            ;;Triton3
  356. ;**********************************************************
  357.  
  358. BIT=15..09  ;Reserved
  359. BIT=08..06   ;Special SDRAM Mode Select
  360.        000 = Normal SDRAM mode (default)
  361.        001 = NOP commands enabled
  362.        010 = All banks Precharge command enabled
  363.        011 = Mode Register Command Enable
  364.        100 = CBR cycle enable
  365.        101 = Reserved
  366.        11X = Reserved
  367. BIT=05      ;Reserved
  368. BIT=04      ;CAS latency
  369.        0 = CAS Latency == 3
  370.        1 = CAS Latency == 2
  371. BIT=03      ;RAS Timing
  372.        0 = RAS P/C ==3, RAS act to PC == 5, Refresh to RAS act ==8
  373.        1 = RAS P/C ==3, RAS act to PC == 4, Refresh to RAS act ==7 
  374. BIT=02..00   ;Reserved
  375. *ENDIF ;;VX
  376.  
  377. *IF VX *OR HX
  378. ;**********************************************************
  379. INDEX=56h  ;DRAM extended control register   ;;Triton3
  380. ;**********************************************************
  381.  
  382. BIT=7     ;Reserved
  383. BIT=6     ; Refresh RAS assertion VX only
  384.       0 = 4 clocks
  385.       1 = 5 clocks
  386. BIT=5     ;Fast EDO path select VX only
  387.       0 = no fast path read
  388.       1 = fast path read
  389. BIT=4     ;Speculative Leadoff Disable
  390.       0 = Speculative Leadoff enabled
  391.       1 = Speculative Leadoff disabled (default)
  392. BIT=3     ;Turn Around Insertion enable HX only
  393.       0 = Same as back to back dram cycles as per FX
  394.       1 = One extra cycle of turn around after MWE# 
  395. *IF HX
  396. BIT=21    ;Memory Address Drive Strength HX
  397.       00 = 8mA  MAA/MAB[1:0]  8mA MA[11:2], MWE#
  398.       01 = 8mA  MAA/MAB[1:0] 12mA MA[11:2], MWE#
  399.       10 = 12mA MAA/MAB[1:0]  8mA MA[11:2], MWE#
  400.       11 = 12mA MAA/MAB[1:0] 12mA MA[11:2], MWE#
  401. BIT=0     ;6mMBit mode enable
  402.       0 = Normal
  403.       1 = 64MBit simms supported by changing address mux
  404. *ENDIF ;;HX
  405. *IF VX
  406. BIT=21    ;Memory Address Drive Strength VX MA[11:0]
  407.       00 = Reserved
  408.       01 = 10mA (default)
  409.       10 = 16mA
  410.       11 = Reserved
  411. BIT=0     ;DRAM symmetry detect
  412.       0 = Normal
  413.       1 = Force MA lines to detect symmetry
  414. *ENDIF ;;VX
  415.  
  416. *ENDIF  ;;VX or HX
  417.  
  418. *IF Triton *Or VX *Or HX
  419.  
  420. ;**********************************************************
  421. INDEX=57h ;DRAM Control Register              ;;Triton
  422. ;**********************************************************
  423.  
  424. BIT=76     ; Hole Enable
  425.        00 = None
  426.        01 = 512-640 KByte
  427.        10 = 15-16 MByte
  428.        11 = 14-16 MByte
  429. BIT=54     ;Reserved
  430. BIT=3      ;0/1 EDO Detect mode enable
  431. BIT=210    ;DRAM Refresh Rate
  432.        000=refresh disabled
  433.        001=50 MHz
  434.        010=60 MHz
  435.        011=66 MHz
  436.        1XX=reserved
  437.  
  438. ;**********************************************************
  439. INDEX=58h  ; DRAM Timing Register             ;;Triton
  440. ;**********************************************************
  441.  
  442. *IF HX
  443. BIT=7     ;Turbo read leadoff
  444.         0= Disabled
  445.       1= Enabled, 1 clock pull in for cacheless systems
  446. BIT=650   ; DRAM Read Burst Timing (Page Hit)
  447.         000=7-4-4-4
  448.         001=6-4-4-4
  449.         010=7-3-3-3 (EDO), 7-4-4-4 (Page Mode)
  450.         011=6-3-3-3 (EDO), 6-4-4-4 (Page Mode)
  451.         100=7-2-2-2 (EDO), 7-3-3-3 (Page Mode)
  452.         101=6-2-2-2 (EDO), 6-3-3-3 (Page Mode)
  453.         11x=reserved
  454. BIT=430   ; DRAM Write Burst Timing (Page Hit)
  455.         000=6-4-4-4
  456.         001=5-4-4-4
  457.         010=6-3-3-3
  458.         011=5-3-3-3
  459.         100=6-2-2-2
  460.         101=5-2-2-2  
  461.         11x=reserved
  462. *ENDIF  ;;HX
  463.  
  464. *IF VX
  465. BIT=7     ; Fast MA to RAS delay
  466.         0= 2clocks MA setup to RAS# Assertion
  467.       1= 1 clock MA setup to RAS# Assertion
  468. BIT=650   ; DRAM Read Burst Timing (Page Miss)
  469.         000=7-4-4-4
  470.         001=6-4-4-4
  471.         010=7-3-3-3 (EDO), 7-4-4-4 (Page Mode)
  472.         011=6-3-3-3 (EDO), 6-4-4-4 (Page Mode)
  473.         100=7-2-2-2 (EDO), 7-3-3-3 (Page Mode)
  474.         101=6-2-2-2 (EDO), 6-3-3-3 (Page Mode)
  475.         110=7-3-2-2 (EDO), 7-3-3-3 (Page Mode)
  476.         111=6-3-2-2 (EDO), 6-3-3-3 (Page Mode)
  477. BIT=430   ; DRAM Write Burst Timing(Page Miss)
  478.         000=7-4-4-4
  479.         001=6-4-4-4
  480.         010=7-3-3-3
  481.         011=6-3-3-3
  482.         100=7-2-2-2  
  483.         101=6-2-2-2 
  484.         11x=reserved
  485. *ENDIF  ;;VX
  486.  
  487. *IF Triton
  488. BIT=650   ; DRAM Read Burst Timing 
  489.         000=8-4-4-4
  490.         001=7-4-4-4
  491.         010=8-3-3-3 (EDO), 8-4-4-4 (Page Mode)
  492.         011=7-3-3-3 (EDO), 7-4-4-4 (Page Mode)
  493.         100=7-2-2-2 (EDO), 7-3-3-3 (Page Mode)
  494.         101=8-2-2-2 (EDO), 8-3-3-3 (Page Mode)
  495.         11x=reserved
  496. BIT=430   ; DRAM Write Burst Timing
  497.         000=6-4-4-4
  498.         001=7-4-4-4
  499.         010=6-3-3-3
  500.         011=7-3-3-3
  501.         100=6-2-2-2  (should not progr. at 66 MHz)
  502.         101=7-2-2-2  (should not progr. at 66 MHz)
  503.         11x=reserved
  504. *ENDIF ;;Triton
  505. BIT=2      ; RAS to CAS Delay
  506.        0= 3 Clocks
  507.        1= 2 Clocks
  508. BIT=1      ;RAS# Precharge
  509.        0 = 3 Clocks
  510.        1=  4 Clocks
  511.  
  512.  
  513. *ENDIF    ;; Triton or VX Or HX
  514.  
  515. ;;  Natoma -Register-Area 50h..58h
  516.  
  517. *IF Natoma
  518. ;**********************************************************
  519. INDEX16=50h  ;Arbitration Control  ;;Natoma
  520. ;**********************************************************
  521.  
  522. BIT=15     ;WSC protocol enable for dual processor system
  523.     0= Dual processor enabled(default)
  524.     1= Disabled (single processor)
  525. BIT=14     ; Row select or extra copy of MAB on spare PMC pins
  526.     0= Pins are an extra copy of MAB[1:0]  
  527.     1= Pins are two additional Row Selects RAS[7:6]
  528. BIT=09..08     ; Host frequency select
  529.     00= RESERVED
  530.     01= 60MHz
  531.     10= 66MHz
  532.     11= Reserved
  533. BIT=06           ; ECC/parity test enable
  534.     0= Normal
  535.     1= Test Mode
  536. BIT=05..04  ;DRAM Data integrity Mode
  537.     00= No parity or ECC
  538.     01= Parity Generation and checking
  539.     10= ECC check/gen enabled, correction disabled
  540.     11= ECC check/gen, correction enabled
  541. BIT=02           ; In order queue depth
  542.     0= queue depth of one
  543.     1= queue depth of four
  544.  
  545. ;**********************************************************
  546. INDEX=52h  ;Deturbo Counter Register  ;;Natoma
  547. ;**********************************************************
  548. BIT=7..0        ; Deturbo count for slowing processor pipeline
  549.  
  550. ;**********************************************************
  551. INDEX=53h  ;DBX Buffer Control       ;;Natoma
  552. ;**********************************************************
  553. BIT=7           ;Delayed transaction enable
  554.     0= disabled
  555.     1= Enabled, PCI to DRAM cycle retried due to CPU to PCI
  556. BIT=6   ;CPU to PCI IDE Posting enable
  557.     0= Disable, cycles treated as normal I/O
  558.     1= Enabled (01F0h and 0170h)
  559. BIT=5           ;USWC Write Post during I/O bridge access
  560.     0= Disable(default)
  561.     1= enable
  562. BIT=4           ;PCI delayed transaction timer enable
  563.     0= enable(default),PCI transaction>32clocks retried
  564.     1= disabled
  565. BIT=3           ;CPU to PCI Write post Enable
  566.     0= disable
  567.     1= enable posting
  568. BIT=2           ;PCI to DRAM Pilpeline enable
  569.     0= disabled (default)
  570.     1= enabled
  571. BIT=1           ;PCI Burst Write Combining enable
  572.     0= enable DBX to combine back to back writes into burst
  573.     1= disable (default)
  574. BIT=0           ;Read around Write enable
  575.     0= disable, all posted writes are retired before read
  576.     1= enabled
  577.  
  578. ;**********************************************************
  579. INDEX=54h  ;Auxiliary Control Register ;;Natoma
  580. ;**********************************************************
  581. BIT=7           ;RAS Precharge enable
  582.     0= 3 host clocks (default)
  583.     1= 4 Host clocks
  584. BIT=1           ;MAA[1:0] drive strength
  585.     0= 12mA
  586.     1= 8mA
  587. ;**********************************************************
  588. INDEX16=55h  ;DRAM Row Type register  ;;Natoma
  589. ;**********************************************************
  590. BIT=15..14        ; Row 7 DRAM type
  591.     00 = FPM DRAM
  592.     01 = EDO DRAM
  593.     10 = BEDO DRAM
  594.     11 = Empty Row
  595. BIT=13..12        ; Row 6 DRAM type
  596.     00 = FPM DRAM
  597.     01 = EDO DRAM
  598.     10 = BEDO DRAM
  599.     11 = Empty Row
  600. BIT=11..10        ; Row 5 DRAM type
  601.     00 = FPM DRAM
  602.     01 = EDO DRAM
  603.     10 = BEDO DRAM
  604.     11 = Empty Row
  605. BIT=09..08  ; Row 4 DRAM type
  606.     00 = FPM DRAM
  607.     01 = EDO DRAM
  608.     10 = BEDO DRAM
  609.     11 = Empty Row
  610. BIT=07..06  ; Row 3 DRAM type
  611.     00 = FPM DRAM
  612.     01 = EDO DRAM
  613.     10 = BEDO DRAM
  614.     11 = Empty Row
  615. BIT=05..04  ; Row 2 DRAM type
  616.     00 = FPM DRAM
  617.     01 = EDO DRAM
  618.     10 = BEDO DRAM
  619.     11 = Empty Row
  620. BIT=03..02  ; Row 1 DRAM type
  621.     00 = FPM DRAM
  622.     01 = EDO DRAM
  623.     10 = BEDO DRAM
  624.     11 = Empty Row
  625. BIT=01..00  ; Row 0 DRAM type
  626.     00 = FPM DRAM
  627.     01 = EDO DRAM
  628.     10 = BEDO DRAM
  629.     11 = Empty Row
  630. ;**********************************************************
  631. INDEX=55h  ;DRAM Control register  ;;Natoma
  632. ;**********************************************************
  633. BIT=6           ;DRAM refresh queue enabled
  634.     0= all refresh requests are priority
  635.     1= 4 deep queue enabled with fourth request as priority
  636. BIT=5           ; DRAM EDO Auto detect enable
  637.     0= disable (default)
  638.     1= enabled for BIOS to detect EDO
  639. BIT=4           ; DRAM refresh type select
  640.     0= CAS before RAS
  641.     1= RAS only
  642. BIT=210 ;DRAM refresh rate
  643.     000= refresh disabled
  644.     001= Normal
  645.     01x= Reserved
  646.     1xx= Reserved
  647.     111= Fast Refresh (every 32 clocks)
  648.  
  649. ;**********************************************************
  650. INDEX=58h  ;DRAM Timing register  ;;Natoma
  651. ;**********************************************************
  652. BIT=6     ;WCBR Mode Enable (used by BIOS during EDO detect)
  653.     0= Disabled
  654.     1= Enabled
  655. BIT=541   ; DRAM Read Burst Timing (Page Hit)
  656.     000=7-3-3-3 (BEDO) 7-4-4-4 (EDO) 7-4-4-4 (FPM)
  657.     001=6-3-3-3 (BEDO) 6-4-4-4 (EDO) 6-4-4-4 (FPM)
  658.     010=7-2-2-2 (BEDO) 7-3-3-3 (EDO) 7-4-4-4 (FPM)
  659.     011=6-2-2-2 (BEDO) 6-3-3-3 (EDO) 6-4-4-4 (FPM)
  660.     100=7-2-2-2 (BEDO) 7-2-2-2 (EDO) 7-3-3-3 (FPM)
  661.     101=6-2-2-2 (BEDO) 6-2-2-2 (EDO) 6-3-3-3 (FPM)
  662.     11x=reserved
  663. BIT=321   ; DRAM Write Burst Timing (Page Hit)
  664.     000=6-4-4-4 (BEDO/EDO) 6-4-4-4 (FPM)
  665.     001=5-4-4-4 (BEDO/EDO) 5-4-4-4 (FPM)
  666.     010=6-3-3-3 (BEDO/EDO) 6-4-4-4 (FPM)
  667.     011=5-3-3-3 (BEDO/EDO) 5-4-4-4 (FPM)
  668.     100=6-3-3-3 (BEDO/EDO) 6-3-3-3 (FPM)
  669.     101=5-3-3-3 (BEDO/EDO) 5-3-3-3 (FPM)  
  670.     110=6-2-2-2 (BEDO/EDO) 6-3-3-3 (FPM)
  671.     111=5-2-2-2 (BEDO/EDO) 5-3-3-3 (FPM)
  672. BIT=1      ; RAS to CAS Delay
  673.     0= 2 Clocks
  674.     1= 1 Clock
  675. BIT=0      ;Memory address wait state
  676.     0 = no wait states addded
  677.     1=  one wait state addded before MAxx and RAS/CAS R/W cycles
  678.  
  679. *ENDIF  ;;Natoma
  680.  
  681.  
  682. *IF Saturn
  683. ;**********************************************************
  684. INDEX=52h  ;SCC L2-Cache Control Register  r/w          M/N
  685. ;**********************************************************
  686. BIT=76     ;L2-Cachesize
  687.        00=64 KBytes
  688.        01=128 KBytes
  689.        10=256 KBytes
  690.        11=512 KBytes
  691. BIT=5      ;Cache Present
  692.        0= No
  693.        1= yes
  694. BIT=43     ;Tag Address Width
  695.        10= 7 Bit Tag
  696.        00= 8 Bit-Tag
  697.        01= 9 Bit-Tag
  698.        11= reserved
  699. BIT=2      ;Cache Leadoff Cycle
  700.        0=3-1-1-1
  701.        1=2-1-1-1
  702. BIT=1      ;L2 Write Policy
  703.        0=Write Through
  704.        1=Write Back
  705.  
  706. BIT=0      ;0/1 L2-Cache
  707.  
  708.  
  709. *ELSE
  710.  
  711. *IF Mercury *Or Neptun
  712.  
  713. ;; Reg 50..57h für Mercury und Neptun
  714.  
  715. ;**********************************************************
  716. INDEX=50h  ;HCS HOST CPU Selection Register r/o, r/w  M/N
  717. ;**********************************************************
  718. BIT=765    ;Host CPU Type
  719.        100=Pentium r/o
  720.        ELSE= Unknown
  721.  
  722. BIT=2      ;0/1 L1-Cache Freeze, L2-Cache off
  723. BIT=10     ;Host Operating Frequency
  724.        x1= 66 MHz
  725.        x0= 60 MHz
  726.  
  727. ;**********************************************************
  728. INDEX=51h  ;DFC Deturbo Frequency Control Register  r/w M/N
  729. ;**********************************************************
  730. BIT=76     ;Deturbo Mode Frequency Adjustment Value
  731.  
  732. ;**********************************************************
  733. INDEX=52h  ;SCC L2-Cache Control Register  r/w          M/N
  734. ;**********************************************************
  735. BIT=76     ;L2-Cachesize
  736.        00=No Cache
  737.        01=reserved
  738.        10=256 KBytes
  739.        11=512 KBytes
  740. BIT=5      ;SRAM Type
  741.        0= Standard Async SRAM
  742.        1= Burst SRAM
  743. BIT=4      ;Secondary Cache Allocation
  744.        0=/Cache-Signal required for L2-caching
  745.        1=/Cache-Signal ignored for L2-caching
  746. BIT=3      ;Cache Byte Control (for asynchron SRAMs)
  747.        0=use write enable
  748.        1=use byte select
  749. *IF Neptun
  750. BIT=2      ;SRAM Connectivity
  751.        0=82434LX compatible
  752.        *IF 52h:==xx0xxxxx     ; Standard SRAM?
  753.         0=Disable Deselection of Async SRAM
  754.         1=Enable  Deselection of Async SRAM
  755.        *ELSE
  756.         0=No external Address Latch
  757.         1=external Address Latch present
  758.        *ENDIF
  759. *ENDIF
  760.  
  761. *IF Mercury
  762. BIT=1      ;L2 Write Policy
  763.        0=Write Through
  764.        1=Write Back
  765. *ENDIF
  766.  
  767. BIT=0      ;0/1 L2-Cache
  768.  
  769. ;**********************************************************
  770. INDEX=53h  ;HBC Host Read/Write Buffer Control r/w      M/N
  771. ;**********************************************************
  772. BIT=7..4   ;Reserved
  773. BIT=3      ;0/1 Read around Write
  774. BIT=2      ;Reserved
  775. BIT=1      ;0/1 Host-to-PCI Posting
  776. BIT=0      ;0/1 Host-to-Memory Posting
  777.  
  778. ;**********************************************************
  779. INDEX=54h  ;PBC PCI Read/Write Buffer Control Register  M/N
  780. ;**********************************************************
  781. BIT=2      ; LBXs connected to TRDY#
  782.        0= not internal connected, => CPU-to-PCI-Writes 2-2-2-2
  783.        1= internal connected => CPU-to PCI-Writes 2-1-1-1
  784.  
  785. BIT=1      ;0/1 PCI Burst Write
  786. BIT=0      ;0/1 PCI Memory Posting
  787.  
  788. *IF Neptun
  789. ;**********************************************************
  790. INDEX=55h  ;SCCE L2 Cache Control Extension Register r/w M/N
  791. ;**********************************************************
  792. BIT=0      ; Zero Waits State
  793.         0= read Hit  (Burst-SRAM):2-1-1-1, (Standard):2-2-2-2
  794.         0= Write Hit (Burst-SRAM):2-1-1-1, (Standard):3-2-2-2
  795.         1= read Hit  (Burst-SRAM):3-1-1-1, (Standard):3-2-2-2
  796.         1= Write Hit (Burst-SRAM):3-1-1-1, (Standard):4-2-2-2
  797. *ENDIF
  798.  
  799. ;**********************************************************
  800. INDEX=57h ;DRAMC DRAM Control Register r/w              M/N
  801. ;**********************************************************
  802.  
  803. *IF  Neptun
  804. BIT=76     ;DRAM Burst Timing
  805.        00=X-4-4-4 Read/Write Timing (60/66 MHz)
  806.        01=X-4-4-4 Read, X-3-3-3 Write timing
  807.        10=reserved
  808.        11=X-3-3-3 Read/Write timing (50 MHz)
  809. *ENDIF
  810.  
  811. BIT=5      ;0/1 Parity Error Mask
  812. BIT=4      ;0/1 0-Active RAS Mode
  813. BIT=3      ;0/1 SMRAM Enable
  814. BIT=2      ;0/1 Burst of Four Refresh
  815. BIT=1      ;Refresh Type
  816.         0=RAS Only
  817.         1=Ras before CAS
  818. BIT=0      ;0/1 Refresh Enable
  819.  
  820. ;**********************************************************
  821. INDEX=58h  ;DRAMT DRAM Timing Register r/w              M/N
  822. ;**********************************************************
  823.  
  824. *IF Neptun
  825. BIT=1      ;0/1 RAS# Wait-State
  826. *ENDIF
  827. BIT=0      ;0/1 CAS# Wait State
  828.  
  829. *ENDIF     ;; Mercury/Neptun
  830.  
  831. ;**********************************************************
  832. INDEX=59h  ;PAM0 Programmable Attribute Register 0 r/w
  833. ;**********************************************************
  834. BIT=7654   ; F0000h..FFFFFh,  64 KB
  835.         xx00= DRAM Disabled, Accesses directed to PCI
  836.         x001= Read Only DRAM Write Protected, Non-Cacheable
  837.         x101= Read Only, DRAM Write Protected, Cacheable for Code
  838.         x010= Write Only
  839.         x011= Read/write,Non-Cacheable
  840.         x111= Read/write,Cacheable
  841. BIT=3210   ; 80000h..9FFFFh, 128 KB
  842.         xx00= DRAM Disabled, Accesses directed to PCI
  843.         x001= Read Only DRAM Write Protected, Non-Cacheable
  844.         x101= Read Only, DRAM Write Protected, Cacheable for Code
  845.         x010= Write Only
  846.         x011= Read/write,Non-Cacheable
  847.         x111= Read/write,Cacheable
  848.  
  849. ;**********************************************************
  850. INDEX=5Ah  ;PAM1 Programmable Attribute Register 1 r/w
  851. ;**********************************************************
  852.  
  853. BIT=7654   ; C4000h..C7FFFh, 16 KB
  854.         xx00= DRAM Disabled, Accesses directed to PCI
  855.         x001= Read Only DRAM Write Protected, Non-Cacheable
  856.         x101= Read Only, DRAM Write Protected, Cacheable for Code
  857.         x010= Write Only
  858.         x011= Read/write,Non-Cacheable
  859.         x111= Read/write,Cacheable
  860. BIT=3210   ; C0000h..C3FFFh, 16 KB
  861.         xx00= DRAM Disabled, Accesses directed to PCI
  862.         x001= Read Only DRAM Write Protected, Non-Cacheable
  863.         x101= Read Only, DRAM Write Protected, Cacheable for Code
  864.         x010= Write Only
  865.         x011= Read/write,Non-Cacheable
  866.         x111= Read/write,Cacheable
  867.  
  868. ;**********************************************************
  869. INDEX=5Bh  ;PAM2 Programmable Attribute Register 2 r/w
  870. ;**********************************************************
  871. BIT=7654   ; CC000h..CFFFFh, 16 KB
  872.         xx00= DRAM Disabled, Accesses directed to PCI
  873.         x001= Read Only DRAM Write Protected, Non-Cacheable
  874.         x101= Read Only, DRAM Write Protected, Cacheable for Code
  875.         x010= Write Only
  876.         x011= Read/write,Non-Cacheable
  877.         x111= Read/write,Cacheable
  878. BIT=3210   ; C8000h..CBFFFh, 16 KB
  879.         xx00= DRAM Disabled, Accesses directed to PCI
  880.         x001= Read Only DRAM Write Protected, Non-Cacheable
  881.         x101= Read Only, DRAM Write Protected, Cacheable for Code
  882.         x010= Write Only
  883.         x011= Read/write,Non-Cacheable
  884.         x111= Read/write,Cacheable
  885.  
  886. ;**********************************************************
  887. INDEX=5Ch  ;PAM3 Programmable Attribute Register 3 r/w
  888. ;**********************************************************
  889. BIT=7654   ; D4000h..D7FFFh, 16 KB
  890.         xx00= DRAM Disabled, Accesses directed to PCI
  891.         x001= Read Only DRAM Write Protected, Non-Cacheable
  892.         x101= Read Only, DRAM Write Protected, Cacheable for Code
  893.         x010= Write Only
  894.         x011= Read/write,Non-Cacheable
  895.         x111= Read/write,Cacheable
  896. BIT=3210   ; D0000h..D3FFFh, 16 KB
  897.         xx00= DRAM Disabled, Accesses directed to PCI
  898.         x001= Read Only DRAM Write Protected, Non-Cacheable
  899.         x101= Read Only, DRAM Write Protected, Cacheable for Code
  900.         x010= Write Only
  901.         x011= Read/write,Non-Cacheable
  902.         x111= Read/write,Cacheable
  903.  
  904. ;**********************************************************
  905. INDEX=5Dh  ;PAM4 Programmable Attribute Register 4 r/w
  906. ;**********************************************************
  907. BIT=7654   ; DC000h..DFFFFh, 16 KB
  908.         xx00= DRAM Disabled, Accesses directed to PCI
  909.         x001= Read Only DRAM Write Protected, Non-Cacheable
  910.         x101= Read Only, DRAM Write Protected, Cacheable for Code
  911.         x010= Write Only
  912.         x011= Read/write,Non-Cacheable
  913.         x111= Read/write,Cacheable
  914. BIT=3210   ; D8000h..DBFFFh, 16 KB
  915.         xx00= DRAM Disabled, Accesses directed to PCI
  916.         x001= Read Only DRAM Write Protected, Non-Cacheable
  917.         x101= Read Only, DRAM Write Protected, Cacheable for Code
  918.         x010= Write Only
  919.         x011= Read/write,Non-Cacheable
  920.         x111= Read/write,Cacheable
  921.  
  922. ;**********************************************************
  923. INDEX=5Eh  ;PAM5 Programmable Attribute Register 5 r/w
  924. ;**********************************************************
  925. BIT=7654   ; E4000h..E7FFFh, 16 KB
  926.         xx00= DRAM Disabled, Accesses directed to PCI
  927.         x001= Read Only DRAM Write Protected, Non-Cacheable
  928.         x101= Read Only, DRAM Write Protected, Cacheable for Code
  929.         x010= Write Only
  930.         x011= Read/write,Non-Cacheable
  931.         x111= Read/write,Cacheable
  932. BIT=3210   ; E0000h..E3FFFh, 16 KB
  933.         xx00= DRAM Disabled, Accesses directed to PCI
  934.         x001= Read Only DRAM Write Protected, Non-Cacheable
  935.         x101= Read Only, DRAM Write Protected, Cacheable for Code
  936.         x010= Write Only
  937.         x011= Read/write,Non-Cacheable
  938.         x111= Read/write,Cacheable
  939.  
  940. ;**********************************************************
  941. INDEX=5Fh  ;PAM6 Programmable Attribute Register 6   r/w
  942. ;**********************************************************
  943. BIT=7654   ; EC000h..EFFFFh, 16 KB
  944.         xx00= DRAM Disabled, Accesses directed to PCI
  945.         x001= Read Only DRAM Write Protected, Non-Cacheable
  946.         x101= Read Only, DRAM Write Protected, Cacheable for Code
  947.         x010= Write Only
  948.         x011= Read/write,Non-Cacheable
  949.         x111= Read/write,Cacheable
  950. BIT=3210   ; E8000h..EBFFFh, 16 KB
  951.         xx00= DRAM Disabled, Accesses directed to PCI
  952.         x001= Read Only DRAM Write Protected, Non-Cacheable
  953.         x101= Read Only, DRAM Write Protected, Cacheable for Code
  954.         x010= Write Only
  955.         x011= Read/write,Non-Cacheable
  956.         x111= Read/write,Cacheable
  957.  
  958. ;**********************************************************
  959. *IF TRITON *Or VX *Or HX
  960.  WRITELN  following DRAM Boundary Values in 4 MByte
  961. *ELSE
  962.  WRITELN  following DRAM Boundary Values in 1 MByte
  963. *ENDIF
  964. INDEX=60h  ; DRB0, DRAM Row Boundary                   r/w
  965. INDEX=61h  ; DRB1, DRAM Row Boundary                   r/w
  966. INDEX=62h  ; DRB2, DRAM Row Boundary                   r/w
  967. INDEX=63h  ; DRB3, DRAM Row Boundary                   r/w
  968. INDEX=64h  ; DRB4, DRAM Row Boundary                   r/w
  969. *IF HX
  970. INDEX=65h  ; DRB5, DRAM Row Boundary                   r/w
  971. INDEX=66h  ; DRB6, DRAM Row Boundary                   r/w
  972. INDEX=67h  ; DRB7, DRAM Row Boundary                   r/w
  973. *ENDIF
  974. *IF Neptun *or Mercury
  975. INDEX=65h  ; DRB5, DRAM Row Boundary                   r/w
  976. *ENDIF
  977. *IF Neptun
  978. INDEX=66h  ; DRB6, DRAM Row Boundary                   r/w
  979. INDEX=67h  ; DRB7, DRAM Row Boundary                   r/w
  980. *ENDIF
  981. *IF VX
  982. ;**********************************************************
  983. INDEX=67h ;DRAM Row type register (High)               r/w
  984. ;**********************************************************
  985. BIT=765321;Reserved
  986. BIT=40    ; Row 4 DRAM type
  987.       00 = FPM DRAM
  988.       01 = EDO DRAM
  989.       10 = SDRAM
  990.       11 = Row 4 disabled by TVX
  991. *ENDIF ;;VX
  992.  
  993. *IF VX *or HX
  994. ;**********************************************************
  995. INDEX=68h ;DRAM Row Type Register (Low)                r/w
  996. ;**********************************************************
  997. BIT=73    ; Row 3 DRAM type
  998.       00 = FPM DRAM
  999.       01 = EDO DRAM
  1000.       10 = SDRAM (VX Only)
  1001.       11 = Reserved
  1002. BIT=62    ; Row 2 DRAM type
  1003.       00 = FPM DRAM
  1004.       01 = EDO DRAM
  1005.       10 = SDRAM (VX Only)
  1006.       11 = Reserved
  1007. BIT=51    ; Row 1 DRAM type
  1008.       00 = FPM DRAM
  1009.       01 = EDO DRAM
  1010.       10 = SDRAM (VX Only)
  1011.       11 = Reserved
  1012. BIT=40    ; Row 0 DRAM type
  1013.       00 = FPM DRAM
  1014.       01 = EDO DRAM
  1015.       10 = SDRAM (VX Only)
  1016.       11 = Reserved
  1017. *ENDIF ;;VX or HX
  1018.  
  1019. *IF HX
  1020. ;**********************************************************
  1021. INDEX=69h ;DRAM Row Type Register (High)                r/w
  1022. ;**********************************************************
  1023. BIT=73    ; Row 7 DRAM type
  1024.       00 = FPM DRAM
  1025.       01 = EDO DRAM
  1026.       10 = SDRAM (VX Only)
  1027.       11 = Reserved
  1028. BIT=62    ; Row 6 DRAM type
  1029.       00 = FPM DRAM
  1030.       01 = EDO DRAM
  1031.       10 = SDRAM (VX Only)
  1032.       11 = Reserved
  1033. BIT=51    ; Row 5 DRAM type
  1034.       00 = FPM DRAM
  1035.       01 = EDO DRAM
  1036.       10 = SDRAM (VX Only)
  1037.       11 = Reserved
  1038. BIT=40    ; Row 4 DRAM type
  1039.       00 = FPM DRAM
  1040.       01 = EDO DRAM
  1041.       10 = SDRAM (VX Only)
  1042.       11 = Reserved
  1043. *ENDIF ;;HX
  1044.  
  1045. *IF VX
  1046. ;**********************************************************
  1047. INDEX=69h ;PCI TRDY Timer            VX             r/w
  1048. ;**********************************************************
  1049.  
  1050. BIT=2..0   ;TRDY time out value in PCICLKS
  1051.        000 = 2
  1052.        001 = 4
  1053.        010 = 6
  1054.        011 = 8 (default)
  1055.        1xx = Reserved
  1056.  
  1057. ;**********************************************************
  1058. INDEX=70h   ;Multi transaction timer Register, r/w
  1059. ;**********************************************************
  1060.  
  1061. BIT=7..2        ;MTT time out Value PCICLKS x4
  1062. *ENDIF ;;VX
  1063.  
  1064. *IF VX *or HX
  1065. ;**********************************************************
  1066. INDEX=72h   ;System Management RAM Control Register, r/w
  1067. ;**********************************************************
  1068.  
  1069. BIT=6           ;SMM Space open -DOPEN
  1070.         0= DOPEN is Read only
  1071.         1= Open for access
  1072. BIT=5           ;SMM Space Closed -DCLS
  1073.         1 = SMM space not accessible
  1074. BIT=4           ;SMM space locked
  1075.         0 = Unlocked
  1076.         1 = Locked, DOPEN is set to 0, DOPEN and DCLS-RO
  1077. BIT=3           ;SMRAM Enable 128Kbytes at A0000h
  1078.         0 = Disabled
  1079.         1 = Enabled
  1080. BIT=2..0        ;SMM space base segment, only one value
  1081.         010= SMM space A0000-BFFFFh
  1082.         xxx= Reserved
  1083. *ENDIF ;;VX or HX
  1084.  
  1085. *IF VX
  1086. ;**********************************************************
  1087. INDEX=73h   ;SMB Control Register,                      r/w
  1088. ;**********************************************************
  1089.  
  1090. BIT=1..0    ;Shared Memory Buffer Enable/access redirect
  1091.         11= DRAM from SMBSA to top of memory is SMBA
  1092.         10= As above but SMBA is a hole in memory direct to PCI
  1093.         01= All accesses treated as fourth PCI request
  1094.         00= All accesses treated as fourth PCI request
  1095.  
  1096. ;**********************************************************
  1097. INDEX=74h   ;SMB Start Address Register, SMBSA  r/w
  1098. ;**********************************************************
  1099. BIT=7..0    ;SMB Start address ranges up to the top of mem
  1100.         xxh= Correspond to A[26:19] respectively
  1101.  
  1102. ;**********************************************************
  1103. INDEX=78h   ;Graphics controller latency timer Register, r/w
  1104. ;**********************************************************
  1105. BITS=5..3       ;GC Latency for PCI reads in HCLKs
  1106.         000=    0 HCLKs
  1107.         001=  4 HCLKs
  1108.         010=  8 HCLKs
  1109.         011= 12 HCLKS
  1110.         100= 16 HCLKs (default)
  1111.         101= 20 HCLKs
  1112.         110= 24 HCLKs
  1113.         111= 28 HCLKs
  1114. BITS=2..0       ;GC Latency for CPU/PCI writes in HCLKs
  1115.         000=    0 HCLKs
  1116.         001=  4 HCLKs
  1117.         010=  8 HCLKs
  1118.         011= 12 HCLKS (default)
  1119.         100= 16 HCLKs 
  1120.         101= 20 HCLKs
  1121.         110= 24 HCLKs
  1122.         111= 28 HCLKs
  1123.  
  1124. *ENDIF ;;VX
  1125.  
  1126. *IF Triton *Or Mercury *Or Neptun *Or Saturn
  1127. ;**********************************************************
  1128. INDEX=70h   ;ERRCMD Error Command Register, r/w
  1129. ;**********************************************************
  1130. BIT=7       ;0/1 SERR# on Received Target Abort
  1131. BIT=6       ;0/1 SERR# on Transmitted PCI Data Parity Error
  1132. BIT=5       ;0/1 SERR# on Received PCI Data Parity Error
  1133. BIT=4       ;0/1 SERR# on PCI Address Parity Error
  1134. BIT=3       ;0/1 PERR# on Receving a Data Parity Error
  1135. BIT=2       ;0/1 L2 Cache Parity
  1136. BIT=1       ;0/1 SERR on DRAM/L2 Cache Data Parity Error
  1137. BIT=0       ;0/1 MCHK on DRAM/L2 Cache Data Parity Error
  1138.  
  1139. ;**********************************************************
  1140. INDEX=71h   ;ERRSTS Error Status Register R/clear
  1141. ;**********************************************************
  1142.  
  1143. ;**********************************************************
  1144. INDEX=72h   ;SMRS SMRAM Space Register r/w
  1145. ;**********************************************************
  1146. BIT=54       ;SMRAM Space
  1147.         0x=All accesses directed to PCI-Bus
  1148.         10=All accesses directed to SMRAM
  1149.         11=Code access to SMRAM, Data access to PCI
  1150. BIT=3       ;Lock Bit for SRAM Space (Bit 5)
  1151.         0=ok, bit is not locked
  1152.         1=oh dear!, Bit is locked, no chance for Unlock
  1153.         1=only per power-on reset
  1154.  
  1155. BIT=210     ;SMM Base Segment
  1156.         000=Top of Main Memory
  1157.         010=A000h-AFFFFh
  1158.         011=B000h-BFFFFh
  1159.         else reserved
  1160.  
  1161. ;**********************************************************
  1162. INDEX16=78h ;MSG Memory Space Gap Register r/w
  1163. ;**********************************************************
  1164. BIT=15      ;0/1 Memory Space Gap
  1165. BIT=14..12  ;Memory Space Gap
  1166.         000= 1 MByte
  1167.         001= 2 MByte
  1168.         011= 4 MByte
  1169.         111= 8 MByte
  1170. BIT=07..04  ; Memory Space Gap Starting Address
  1171.         xxxx= ^dez(x) MByte
  1172.  
  1173. ;**********************************************************
  1174. INDEX32=7Ch ;FBR Frame Buffer Range Register r/w
  1175. ;**********************************************************
  1176. BIT=31..20  ; Frame Buffer Offset à 1MB ab
  1177.           x= ^dez(x) MByte
  1178. BIT=13      ; 0/1 Byte Merging CPU to PCI
  1179. BIT=12      ; 0/1 128K VGA Range Attribute
  1180. BIT=09      ; 0/1 No Lock Request
  1181. BIT=08      ; 0/1 CPU-to-PCI-Prefetch
  1182. BIT=07      ; 0/1 Transparent Buffer Writes
  1183. BIT=03..00  ; Buffer Range
  1184.         0000= 1 MB
  1185.         0001= 2 MB
  1186.         0011= 4 MB
  1187.         0111= 8 MB
  1188.         1111=16 MB
  1189.         Else reserved
  1190. *ENDIF ;;Triton *Or Mercury *Or Neptun *Or Saturn
  1191.  
  1192. *IF HX
  1193. ;**********************************************************
  1194. INDEX=90h   ;ERRCMD Error Command Register, r/w
  1195. ;**********************************************************
  1196. BIT=7       ;0/1 SERR# on Received Target Abort
  1197. BIT=2       ;0/1 Multiple Parity error, uncorrectable
  1198. BIT=1       ;0/1 SERR on Multiple Parity Error
  1199. BIT=0       ;0/1 SERR on single bit correctable Parity Error
  1200.  
  1201. ;**********************************************************
  1202. INDEX=91h   ;ERRSTS Error Status Register R/clear
  1203. ;**********************************************************
  1204. BIT=7..5        ;Multi bit first row error
  1205.           XXX= encoded value of DRAM row with multi bit error
  1206. BIT=4       ;Uncorrectable error flag
  1207.         1= uncorrectable error
  1208. BIT=3..1        ;Single bit first row error
  1209.         XXX= encoded value of DRAM row with error
  1210. BIT=0           ;Single bit error correct flag
  1211.         0 = No error
  1212.         1 = Single bit error corrected
  1213. ;**********************************************************
  1214. INDEX=92h   ;ERRSYN Error Syndrome Register RO
  1215. ;**********************************************************
  1216. BIT=7..0        ;Hamming Syndrome assosciated with latest error
  1217.  
  1218. *ENDIF ;;HX
  1219.