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/ NetNews Usenet Archive 1992 #26 / NN_1992_26.iso / spool / comp / arch / 10715 < prev    next >
Encoding:
Internet Message Format  |  1992-11-14  |  2.5 KB
  1. Path: sparky!uunet!ferkel.ucsb.edu!taco!gatech!swrinde!zaphod.mps.ohio-state.edu!cs.utexas.edu!qt.cs.utexas.edu!yale.edu!ira.uka.de!math.fu-berlin.de!unidui!rrz.uni-koeln.de!Germany.EU.net!mcsun!sunic!dkuug!diku!thorinn
  2. From: thorinn@diku.dk (Lars Henrik Mathiesen)
  3. Newsgroups: comp.arch
  4. Subject: PA-RISC ``semantic loading'' (according to DEC)
  5. Message-ID: <1992Nov13.173228.16970@odin.diku.dk>
  6. Date: 13 Nov 92 17:32:28 GMT
  7. References: <1992Nov10.153629.27510@ryn.mro4.dec.com> <BxIM38.L9F.2@cs.cmu.edu> <15445@auspex-gw.auspex.com> <BxL3IH.KtH.2@cs.cmu.edu>
  8. Sender: thorinn@tyr.diku.dk
  9. Organization: Department of Computer Science, U of Copenhagen
  10. Lines: 38
  11.  
  12. lindsay+@cs.cmu.edu (Donald Lindsay) writes:
  13. >DEC's architects also have a low opinion of HP's high semantic
  14. >loading. That is, HP has instructions that also do some second thing -
  15. >such as skip-on-condition. The Alpha team avoided that, and have
  16. >handwaving arguments about how this will help in future "aggressive"
  17. >implementations.
  18.  
  19. I recently looked at the PA-RISC architecture manual, and, well ...
  20. it has a number of features that seem to make it easy and pleasant to
  21. generate compact code for, but they probably make for some pain as
  22. well when they have to be implemented in a deeply pipelined,
  23. more-than-twice superscalar chip.
  24.  
  25.   0) The programmer model contains a processor status register, with
  26.      rapidly changing contents; it is only visible on interrupts, and
  27.      with a special instruction, but it still has to be synchronized.
  28.  
  29.   1) ``Skip-on-condition'' sets a nullification bit in this PSR;
  30.      nullification depends on the ALU results of one instruction, and
  31.      prevents all programmer-visible effects of the next --- including
  32.      data cache move-in, as far as I can see.
  33.  
  34.   2) The instructions that support multiprecision and BCD arithmetic
  35.      have carry bits in the status register as implicit arguments.
  36.  
  37.   3) Changes to the virtual memory mapping of the instruction stream
  38.      are guaranteed to take effect within 8 instructions.
  39.  
  40. Nothing that cannot be fixed with, e.g., a file of ``post-instruction
  41. states'' with attending scoreboarding and bypass tricks, but perhaps
  42. the transistors could have been used to decrease cycle time instead.
  43.  
  44. On the other hand, right now PA-RISC seems to get numbers for SPEC/MHz
  45. that are quite a bit better than Alpha. While some of the difference
  46. may depend on pipeline and cache effects, and compilers, I suspect
  47. that PA-RISC can get by with executing fewer instructions as well.
  48.  
  49. Lars Mathiesen (U of Copenhagen CS Dep) <thorinn@diku.dk> (Humour NOT marked)
  50.