home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #19 / NN_1992_19.iso / spool / comp / sys / intel / 1623 < prev    next >
Encoding:
Text File  |  1992-09-01  |  1006 b   |  25 lines
  1. Newsgroups: comp.sys.intel
  2. Path: sparky!uunet!pgroup!lfm
  3. From: lfm@pgroup.com (Larry Meadows)
  4. Subject: Re: Future of i860 line
  5. Message-ID: <Btwnp7.3MH@pgroup.com>
  6. Date: Tue, 1 Sep 1992 15:15:07 GMT
  7. References: <1992Aug29.031847.28867@nas.nasa.gov> <Btr4Iz.GB9@pgroup.com> <1992Aug31.151640.16824@megatek.com>
  8. Organization: The Portland Group, Portland, OR
  9. Lines: 14
  10.  
  11. In article <1992Aug31.151640.16824@megatek.com> megatek!rstewart@uunet.uu.net writes:
  12. >Stop this. You can bypass cache on lots of chips. Most caching cpu's
  13. >can have cache bypassed in the page tables. A second way, if your board
  14. >is designed to do it, is a software toggle of some sort. I think, most
  15. >modern cpu's, have a cache enable/disable pin.
  16. Yeah, but at full bus bandwidth in user mode in a way that works for every
  17. system?
  18. >
  19. >And finally, you do not want to use pfld's that might access memory
  20. >that is in a cachable address range. (Right Larry?).
  21. Easy if you are vectorizing.
  22. -- 
  23. Larry Meadows        The Portland Group
  24. lfm@pgroup.com
  25.