home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #19 / NN_1992_19.iso / spool / comp / sys / intel / 1622 < prev    next >
Encoding:
Text File  |  1992-08-31  |  1.2 KB  |  30 lines
  1. Newsgroups: comp.sys.intel
  2. Path: sparky!uunet!mcsun!sunic!aun.uninett.no!alf.uib.no!newsroom.bsc.no!izahi
  3. From: izahi@bsc.no (Raul Izahi Lopez Hernandez)
  4. Subject: Re: Intel 486 on-chip cache in a multiprocessor config ?
  5. Message-ID: <1992Sep1.082358.14710@newsroom.bsc.no>
  6. Sender: usenet@newsroom.bsc.no (Usenet News Administrator)
  7. Organization: Bergen Scientific Centre, Bergen, NORWAY
  8. References: <1992Aug31.170710.7898@jpradley.jpr.com>
  9. Date: Tue, 1 Sep 1992 08:23:58 GMT
  10. Lines: 18
  11.  
  12. In article <1992Aug31.170710.7898@jpradley.jpr.com> adykes@jpradley.jpr.com (Al Dykes) writes:
  13. >Can the 486  on-chip cache maintain cache coherency in 
  14. >a shared memory MP configuration ? 
  15. >
  16. >Al Dykes
  17. >---------
  18. >adykes@jpr.com
  19.  
  20.    Yes, it has bidirectional address lines.
  21.    I don't recall, however, if it can implement Exclusive/Shared/Dirty/Invalid
  22. status on the cache and source its data to other caches, or will only flush
  23. the cache or a single line when an address in its cache is given to the chip
  24. from an outside system. 
  25. -- 
  26.          -----> All opinions expressed here are my own, not IBM's <-----
  27. Raul Izahi Lopez    Izahi Engineering
  28. izahi@bsc.no        IBM Bergen Environmental Sciences and Solutions Centre
  29.             Thormoehlensgate 55, 5008 Bergen, NORWAY (47-5)54-4653
  30.