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/ NetNews Usenet Archive 1992 #19 / NN_1992_19.iso / spool / comp / sys / intel / 1607 < prev    next >
Encoding:
Text File  |  1992-08-29  |  2.4 KB  |  54 lines
  1. Newsgroups: comp.sys.intel
  2. Path: sparky!uunet!cs.utexas.edu!sdd.hp.com!elroy.jpl.nasa.gov!ames!data.nas.nasa.gov!wilbur!klee
  3. From: klee@wilbur.nas.nasa.gov (King M. Lee)
  4. Subject: Re: Future of i860 line
  5. References: <TMH.92Aug26230950@doppel.first.gmd.de> <1992Aug28.162446.20124@crd.ge.com> <1992Aug28.182116.4396@megatek.com>
  6. Sender: news@nas.nasa.gov (News Administrator)
  7. Organization: NAS, NASA Ames Research Center, Moffett Field, CA
  8. Date: Sat, 29 Aug 92 03:18:47 GMT
  9. Message-ID: <1992Aug29.031847.28867@nas.nasa.gov>
  10. Lines: 42
  11.  
  12.  
  13.  
  14.  
  15. In article <TMH.92Aug26230950@doppel.first.gmd.de> tmh@doppel.first.gmd.de (Thomas Hoberg) writes:
  16. >In article <BtLGIG.3q2@pgroup.com> I write:
  17. >   Actually, the announcement was that Intel had admitted the failure of
  18. >   the i860 as a general-purpose CPU.  They still intend to support it in
  19. >   graphics and embedded applications; speculation is that they will also
  20. >   support it for the iPSC MPP systems.  No followon has been announced,
  21. >   but one would obviously be needed if they do indeed plan to continue to
  22. >   use i860-like chips in the iPSC.
  23. >
  24.  
  25. One reason why the i860(tm) did do better may be that good compilers
  26. were not available when it was first introduced. It would have been
  27. better for the i860 if they had developed compilers while designing
  28. the chip. The compilers have improved, but it may be too late.
  29.  
  30. Of all the modern micros, the i860(tm) is the  only one I know of
  31. that allows one to bypass cache. There are two instructions to
  32. laod floating point registers; a normal load which will fetch 
  33. from cache if there is a hit and load a line of cache if there is 
  34. a miss; the second, a pipelined load, will fetch from cache if 
  35. there is a hit and from main memory without updating cache if 
  36. there is a miss. If data is in cache, normal loads are faster.
  37. If data will not be reused, pipelined laods may be faster.
  38. Judicious use of these two instructions can
  39. make some numerically intensive code run fast.  
  40. Unfortunately, the compilers do not normally generate the pipelined load 
  41. instructions because of the complexity in deciding whether
  42. whether  data will be reused.  This may be the reason that assembly 
  43. language programmers can get good results (they know the algorithm), 
  44. but compilers do not.  This, I think, is  very important point because
  45. for numerically intensive code, memory bandwidth is very important.
  46.  
  47.  
  48.  
  49.  
  50. --
  51.  
  52. King Lee
  53. klee@nas.nasa.gov
  54.