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/ NetNews Usenet Archive 1992 #18 / NN_1992_18.iso / spool / comp / sys / intel / 1559 < prev    next >
Encoding:
Internet Message Format  |  1992-08-22  |  1.3 KB
  1. Xref: sparky comp.sys.intel:1559 comp.sys.ibm.pc.hardware:22455
  2. Newsgroups: comp.sys.intel,comp.sys.ibm.pc.hardware
  3. Path: sparky!uunet!cs.utexas.edu!hellgate.utah.edu!asylum.cs.utah.edu!clark
  4. From: clark%asylum.cs.utah.edu@cs.utah.edu (Charles Clark)
  5. Subject: Re: Help - Cyrix processors, anyone know for sure?
  6. Date: 22 Aug 92 23:54:48 MDT
  7. Message-ID: <1992Aug22.235448.28070@hellgate.utah.edu>
  8. Followup-To: comp.sys.ibm.pc.hardware,comp.sys.intel
  9. Summary: Cache invalidation cycles?
  10. Keywords: Intel, P5, Cyrix, 486DLC, i386, Gomez
  11. Sender: clark@cs.utah.edu
  12. Organization: University of Utah, CS Dept
  13. References: <1992Aug13.215958.4016@bcars64a.bnr.ca> <Bt91A8.212@nntp-sc.Intel.COM> <1992Aug21.170154.23076@tandon.com>
  14. Lines: 17
  15.  
  16. In article <1992Aug21.170154.23076@tandon.com> tdbear@tandon.com (Tom Barrett) writes:
  17. >
  18. >The external cache controller doesn't need to be aware of the
  19. >Cyrix internal cache because they did something smart... as
  20. >long as the 386 socket has a real HOLD signal going to it, the
  21. >Cyrix can be programmed to flush it's internal write-through
  22. >cache on each DMA.
  23.  
  24. All this talk of flushing, I've got to ask...
  25.  
  26. Why aren't cache line invalidations used?  Obviously, something is missing
  27. or they wouldn't resort to flushing the entire cache...  What is it about
  28. 386 based systems that make this impossible?
  29.  
  30. Thanks,
  31.  
  32.     --Charles
  33.