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/ NetNews Usenet Archive 1992 #18 / NN_1992_18.iso / spool / comp / sys / intel / 1505 < prev    next >
Encoding:
Internet Message Format  |  1992-08-14  |  1.8 KB
  1. Path: sparky!uunet!wupost!sdd.hp.com!mips!mash
  2. From: mash@mips.com (John Mashey)
  3. Newsgroups: comp.sys.intel
  4. Subject: Re: Successor to i860XP???
  5. Date: 15 Aug 1992 06:59:51 GMT
  6. Organization: MIPS Computer Systems, Inc.
  7. Lines: 32
  8. Message-ID: <l8par7INN1s5@spim.mips.com>
  9. References: <1992Aug15.012125.176101@zeus.calpoly.edu> <Bt0AKM.4zz@pix.com>
  10. NNTP-Posting-Host: winchester.mips.com
  11.  
  12. In article <Bt0AKM.4zz@pix.com> hsu@pix.com (Dagwood Splits the Atom) writes:
  13.  
  14. >All is not lost, though.  The 860's floating point unit is widely rumored
  15. >to have been adapted for the P5 (egads...an x86 with enough guts to do
  16. >some serious DSP!).
  17.  
  18. At Hot Chips was given an architectural description of the P5's floating
  19. point unit.  It is *possible* that it was derived from the i860s;
  20. certainly it is a mostly-hardware FPU, and possibly some work was brought over
  21. (nothing to this effect was said at the conference).
  22.  
  23. On the other hand:
  24.  
  25. The i860 executes RISC-like operations (i.e., no sin. cos, etc), usng
  26. 64-bit registers, of which there are certainly more than 8, arranged as
  27. a regular register file.
  28.  
  29. The P5 does the X86 FP set (including sin, cos, etc) using 80-bit
  30. registers, of which there are 8, arranged in a stack, and whose design
  31. goes to great lengths to parallel-handle an operation that
  32. normally leaves reslt on top of stack together with an FXCHG that
  33. moves the result somewhere else, i.e., to avoid the stack-top
  34. bottleneck.
  35.  
  36. Perhaps, underneath, some circuits were brought over, but on the surface,
  37. the 2 FPUs sound about *as different as they could be* and still be little-
  38. endian CPUs that do IEEE floating point...
  39. -- 
  40. -john mashey    DISCLAIMER: <generic disclaimer, I speak for me only, etc>
  41. UUCP:      mash@mips.com [soon to be mash@sgi.com, but not quite moved yet].
  42. DDD:      408-524-7015,  or 524-8253
  43. USPS:    (soon) Silicon Graphics, 2011 N. Shoreline Blvd, Mountain View, CA 94043
  44.