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/ NetNews Usenet Archive 1992 #18 / NN_1992_18.iso / spool / comp / sys / ibm / pc / hardware / 22439 < prev    next >
Encoding:
Internet Message Format  |  1992-08-22  |  2.9 KB
  1. Xref: sparky comp.sys.ibm.pc.hardware:22439 comp.sys.intel:1556
  2. Newsgroups: comp.sys.ibm.pc.hardware,comp.sys.intel
  3. Path: sparky!uunet!psinntp!tandon!tdbear
  4. From: tdbear@tandon.com (Tom Barrett)
  5. Subject: Re: Help - Cyrix processors, anyone know for sure?
  6. Message-ID: <1992Aug21.170154.23076@tandon.com>
  7. Keywords: Intel, P5, Cyrix, 486DLC, i386, Gomez
  8. Organization: Tandon Corporation, Moorpark, CA
  9. References: <1992Aug13.215958.4016@bcars64a.bnr.ca> <Bt91A8.212@nntp-sc.Intel.COM>
  10. Date: Fri, 21 Aug 1992 17:01:54 GMT
  11. Lines: 51
  12.  
  13. In article <Bt91A8.212@nntp-sc.Intel.COM> cpurkis@gomez.intel.com (Clif Purkiser) writes:
  14. >I think you would have cache coherency
  15. >problems between the internal cache and external cache, because
  16. >the cache controller on the i386 motherboard wouldn't be aware
  17. >of the internal cache. 
  18.  
  19. [note who that quote came from... particularly the server
  20. address]
  21.  
  22. The external cache controller doesn't need to be aware of the
  23. Cyrix internal cache because they did something smart... as
  24. long as the 386 socket has a real HOLD signal going to it, the
  25. Cyrix can be programmed to flush it's internal write-through
  26. cache on each DMA.  Furthermore, they provided a special
  27. non-cacheability setting for the 1st 64K of each 1M to
  28. eliminate the A20 problem.  And, still furthermore, they did
  29. something extra smart by providing an internal cache-ability
  30. map (something Intel should have done, especially with the
  31. P5... it is a total pain to provide KEN support which is cheap
  32. and can easily be programmed by BIOS).  Now, if they would
  33. have only provided WriteProtect mapping, I would have been
  34. totally happy!
  35.  
  36. With the external cache, the 486DLC operates up there with the
  37. AMD/Intel 486 (just wishful thinking on the AMD :), and the
  38. performance hit from the DMA flush isn't noticable unless you
  39. have a alots of DMA activity (ie. Floppy, DMA LAN card, DMA
  40. SCSI, DMA video, etc.) or if your cache controller doesn't
  41. hide the refresh (even without hidden refresh it is still
  42. pretty darn swift).  And, with external cache I have seen no
  43. real performance hit using the Cyrix A20 feature.
  44.  
  45. NOW, if the motherboard is Cyrix ready then chances are you
  46. won't see any problems with refresh and no low performance due
  47. to DMA read ops or because of the A20.
  48.  
  49. >Cyrix performance claims are generally based on modified i386
  50. >processor motherboard. So without enabling the cache I doubt 
  51. >you'd see a big performance boost.
  52.  
  53. Right on the first part and right on the second part, but just
  54. like a political spin doctor you left out the fact that
  55. typical unmodified i386 processor m'boards (sans the i386)
  56. will would tons faster than when the i386 was used!
  57.  
  58.  
  59. -- 
  60. Tom Barrett (TDBear)    tdbear@tandon.com                 voice 805-378-6207
  61. Tandon Corporation      tdbear@p6.f1006.n102.z1.fidonet.org fax 805-529-8895
  62. Sr. HW Design Engineer  "War is Peace, No is Yes, And We're All Free!" 
  63. [The views expressed herein may not be shared by the organization of origin]
  64.