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/ Liren Large Software Subsidy 15 / 15.iso / s / s205 / 1.ddi / BACKUP.001 / EXAMPLES_CB_SAMPLES_LA_REQ.PDS < prev    next >
Encoding:
Text File  |  1991-02-27  |  3.6 KB  |  117 lines
  1. TITLE    Logic Analyzer States
  2. PATTERN  
  3. REVISION 
  4. AUTHOR   john davis
  5. COMPANY  SIVAD for AMD
  6. DATE     10/15/90
  7. CHIP     _LA_ACK         MACH110 
  8.  
  9. ;---------------------------------- PIN Declarations ---------------
  10. PIN  ?  /POR    COMBINATORIAL            ; Power On Reset
  11. NODE 1 POR_INIT
  12. PIN  35 CLK1                            ; Default Clock on pin 35
  13. PIN  ?  K_CLK COMBINATORIAL             ; 
  14.  
  15. PIN  ?  MSW[0] REGISTERED                 ; 
  16. PIN  ?  MSW[1] REGISTERED                 ; 
  17. PIN  ?  MSW[2] REGISTERED                 ; 
  18. PIN  ?  MSW[3] REGISTERED                 ; 
  19. PIN  ?  MSW[4] REGISTERED                 ; 
  20. PIN  ?  MSW[5] REGISTERED                 ; 
  21. PIN  ?  MSW[6] REGISTERED                 ; 
  22. PIN  ?  MSW[7] REGISTERED                 ; 
  23. PIN  ?  MSW[8] REGISTERED                 ; 
  24. PIN  ?  MSW[9] REGISTERED                 ; 
  25. PIN  ?  MSW[10] REGISTERED                ; 
  26. PIN  ?  MSW[11] REGISTERED                ; 
  27. PIN  ?  MSW[13] REGISTERED                ; 
  28. PIN  ?  MSW[14] REGISTERED                ; 
  29. PIN  ?  MSW[15] REGISTERED                ; 
  30. PIN  ?  REQ    REGISTERED                 ; 
  31. PIN  ?  RPL    REGISTERED                 ; 
  32. PIN  ?  ON    COMBINATORIAL              ; 
  33.  
  34. PIN ?  K0 REGISTERED                   ; 
  35. PIN ?  K1 REGISTERED                   ; 
  36. PIN ?  K2 REGISTERED                   ; 
  37. PIN ?  K3 REGISTERED                   ; 
  38. ;NODE ?  K0 REGISTERED                   ; 
  39. ;NODE ?  K1 REGISTERED                   ; 
  40. ;NODE ?  K2 REGISTERED                   ; 
  41. ;NODE ?  K3 REGISTERED                   ; 
  42. PIN ?  K_C0_0 REGISTERED                 ; 
  43. PIN ?  K_C0_1 REGISTERED                 ; 
  44. ;NODE ?  K_C1   REGISTERED                 ; 
  45. ;NODE ?  K_C2_0 REGISTERED                 ; 
  46. NODE ?  K_C2_1 REGISTERED                 ; 
  47. NODE ?  K_C3 REGISTERED                   ; 
  48. NODE ?  K_C4 REGISTERED                   ; 
  49.  
  50. ;       
  51. ;STRING DECLARATIONS.
  52. STRING GL '(MSW[0])'
  53. STRING DL '(MSW[1])'
  54. STRING BF '(MSW[2])'
  55. STRING TR0 'MSW[3]'
  56. STRING TR1 'MSW[4]'
  57. STRING TR2 'MSW[5]'
  58. STRING ST '(MSW[6])'
  59. STRING XCK '(MSW[7])'
  60. STRING TG '(MSW[8])'
  61. STRING SM '(MSW[9])'
  62. STRING XS '(MSW[10])'                ;External Sync Input
  63. STRING CS '(MSW[11])'
  64. STRING EQ '(MSW[12])'
  65. STRING TA '(MSW[13)'
  66. STRING TD '(MSW[14])'
  67. STRING RUN '(MSW[15])'
  68.  
  69. STRING S_K0  '/K3*/K2*/K1*/K0'        ;Main Control State Bits
  70. STRING S_K1  '/K3*/K2*/K1* K0'
  71. STRING S_K2  '/K3*/K2* K1*/K0'
  72. STRING S_K3  '/K3*/K2* K1* K0'
  73. STRING S_K4  '/K3* K2*/K1*/K0'
  74. STRING S_K5  '/K3* K2*/K1* K0'
  75. STRING S_K6  '/K3* K2* K1*/K0'
  76. STRING S_K7  '/K3* K2* K1* K0'
  77. STRING S_K8  ' K3*/K2*/K1*/K0'
  78.  
  79. STRING S_C0_0  '/K_C0_1*/K_C0_0'        ;C0 Control State Definition
  80. STRING S_C0_1  '/K_C0_1* K_C0_0'
  81. STRING S_C0_2  ' K_C0_1*/K_C0_0'
  82. STRING S_C0_3  ' K_C0_1* K_C0_0'
  83.  
  84. STRING S_TDD    '/TR2*/TR1*/TR0'        ;Operational Mode Bits
  85. STRING S_TTD    '/TR2*/TR1* TR0'
  86. STRING S_TAD    '/TR2* TR1*/TR0'
  87. STRING S_TBD     '/TR2* TR1* TR0'
  88. STRING S_LD_RG     ' TR2*/TR1*/TR0'
  89. STRING S_LD_AT     ' TR2*/TR1* TR0'
  90. STRING S_LSA     '(S_TDD+S_TTD+S_TAD+S_TBD)'
  91. STRING S_SET     '(S_LD_RG+S_LD_AT)'
  92. ;---------------------------------- Pin Declarations ---------------
  93. EQUATIONS
  94. POR_INIT.RSTF = POR
  95.  
  96. STATE
  97.  
  98. MOORE_MACHINE            ;Main  Trace Control State Machine
  99.  
  100. M_REQ_0  = /REQ
  101. M_REQ_1  = REQ
  102.  
  103. M_REQ_0 := M_CYC -> M_REQ_1        ;Main Cycle transition
  104.         +-> M_REQ_0
  105.  
  106. M_REQ_1 := S_REP -> M_REQ_0        ;Reply 
  107.         +  N_REP -> M_REQ_1
  108.         +-> M_REQ_0
  109.  
  110. ;---------------------------- CONDITIONs Sub Segment ------------
  111. CONDITIONS
  112. M_CYC =   /POR*S_LSA*/(S_K3*S_TDD+S_K2*S_TTD+S_K3*S_TAD+S_K3*S_TBD)
  113. S_REP =   /POR*S_LSA*RPL*ON
  114. N_REP =   /POR*S_LSA*/RPL*ON
  115. ;S_CYC =  S_LSA*(S_C0+S_C2+S_C3+S_C4+S_C5+S_C6+S_C7+S_C8)
  116.  
  117.