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/ NetNews Usenet Archive 1993 #3 / NN_1993_3.iso / spool / comp / sys / atari / st / 21123 < prev    next >
Encoding:
Text File  |  1993-01-27  |  1.5 KB  |  40 lines
  1. Newsgroups: comp.sys.atari.st
  2. Path: sparky!uunet!tcsi.com!iat.holonet.net!news.cerf.net!usc!cs.utexas.edu!hermes.chpc.utexas.edu!news.utdallas.edu!corpgate!crchh327!bnr.ca!grier
  3. From: grier@bnr.ca (Brian Grier)
  4. Subject: Re: 030 sync cycles (...)
  5. Sender: news@news.rich.bnr.ca (news server)
  6. Message-ID: <C1GzxH.9L3@news.rich.bnr.ca>
  7. Date: Tue, 26 Jan 1993 16:46:29 GMT
  8. References: <1993Jan22.135725.4674@ugle.unit.no> <1983@enst.enst.fr>
  9. Nntp-Posting-Host: 131.253.206.80
  10. Organization: Bell Northern Research
  11. Lines: 27
  12.  
  13. elendir@inf.enst.fr writes:
  14.  
  15. > Stig Vidar Hovland writes
  16. > 
  17. > ] Mr. Joern Moe has probably circuit diagrams for the Falcon and in that case
  18. > ] he should know what he is talking aboat. With additional hardware, it is  
  19. > possible
  20. > ] to terminate an access to 16 bit memory with STERM.
  21.  
  22. >  Of course with additionnal hardware you can do everything. But I remember  
  23. > something in the developer documentation (v 0.3, July  92) speaking of wait  
  24. > states...
  25. >  Anyhow, a 32 bit synchronous access in 4 cycles has 2 wait states in it. And  
  26. > that, you cannot discuss it :-)
  27.  
  28. Well if you are making "a 32 bit synchronous access in 4 cycles" on a 16 bit 
  29. bus there can be NO WAIT STATES. To get 32 bits you must make two 16 bit 
  30. accesses. Since each access requires 2 clock cycles, two accesses require 
  31. 4 clock cycles.
  32.  
  33. I think what you meant is that 4 clock cycles, to access 32bits, on a
  34. 16 bit bus is the equivalent of 2 wait states on a 32 bit bus.
  35.  
  36.  
  37. Brian, WS1S (ST/TT user)
  38. Bell Northern Research
  39. Research Triangle Park, NC
  40.