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/ NetNews Usenet Archive 1993 #1 / NN_1993_1.iso / spool / comp / arch / 12077 < prev    next >
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Text File  |  1993-01-05  |  2.3 KB  |  51 lines
  1. Newsgroups: comp.arch
  2. Path: sparky!uunet!mcsun!news.funet.fi!hydra!klaava!veijalai
  3. From: veijalai@klaava.Helsinki.FI (Tony Veijalainen)
  4. Subject: FP-number cache? Unclocked VLSI design.
  5. Message-ID: <1993Jan5.085415.19676@klaava.Helsinki.FI>
  6. Organization: University of Helsinki
  7. X-Newsreader: TIN [version 1.1 PL6]
  8. Date: Tue, 5 Jan 1993 08:54:15 GMT
  9. Lines: 40
  10.  
  11.  
  12. This is my third posting in my cracy thoughts series :-)
  13.  
  14. There is common trend towards harwardizing the memory lane by separating
  15. instructions and data to separate caches with own bus to other parts of
  16. CPU.
  17.  
  18. On the other hand FPU-units that appear more and more are in modern big
  19. CPU:s are quite far conceptually from other operations.  I have
  20. suspision that FP-arithmetic tends to cluster quite heavily, and because
  21. of traditional efficiency thinking and fixed number arithmetic in
  22. business applications some big parts of programs are integer only (not
  23. much FP-operations in interupt code for example :-). 
  24.  
  25. So have somebody researched the havoc FPU-instructions make to general
  26. data cache? Is there possible advantage of having FP-number (with
  27. separate bus to FPU-register file) and fixnumber caches with advantages
  28. outdoing the cost on CPU (like diminiching the general cache size, is
  29. this over specialization?). 
  30.  
  31. I am very inspired about Dick Pountains articles on ARM architecture in
  32. Dec 92 (ARM6) and Jan 93 (asyncronic ARM6) (Mayby it has something to do
  33. with the thing that I own ARM2 based ancient Acorn Archimedes A310 have
  34. something to do with it :-) Anyone of you real experienced experts care
  35. to comment on these especially the unclocked VLSI design.  I can see
  36. some RISC -perspectives attacking the new wind mill: enormous clock
  37. circuitery in "More Risc Than Your Risc" Alpha processor.  Jan 93 ibid
  38. article mentiones 1/4 of chip area cost of clock circuitery in current
  39. Alpha architecture implementation.  Care to comment on architectual
  40. suitability of asyncronism instead of superpipelining in Alpha
  41. architecture.  I do like Alpha very much thank you, but this one sided
  42. view of architectual development toward Cisc-scale complexity of
  43. pipeline magic and clocking instead of simple asyncronic circutery is
  44. mayby mistake, is it not?
  45.  
  46.  
  47. -- 
  48. Tony Veijalainen    e-Mail: Tony.Veijalainen@helsinki.fi (preferred)
  49.          (finger veijalai@plootu.helsinki.fi for more information)
  50.  
  51.