home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #31 / NN_1992_31.iso / spool / comp / arch / 11904 < prev    next >
Encoding:
Internet Message Format  |  1992-12-23  |  1.9 KB
  1. Path: sparky!uunet!crdgw1!rdsunx.crd.ge.com!ariel!davidsen
  2. From: davidsen@ariel.crd.GE.COM (william E Davidsen)
  3. Newsgroups: comp.arch
  4. Subject: Re: Compaq's Proposed Scalable I/O Architecture
  5. Message-ID: <1992Dec23.193615.17424@crd.ge.com>
  6. Date: 23 Dec 92 19:36:15 GMT
  7. References: <1992Dec11.231814.13317@twisto.eng.hou.compaq.com> <1992Dec18.031032.7378@netcom.com> <1992Dec20.215332.13816@ksmith.uucp>
  8. Sender: usenet@crd.ge.com (Required for NNTP)
  9. Reply-To: davidsen@crd.ge.com (bill davidsen)
  10. Distribution: usa
  11. Organization: GE Corporate R&D Center, Schenectady NY
  12. Lines: 27
  13. Nntp-Posting-Host: ariel.crd.ge.com
  14.  
  15.  
  16.   This whole thing reminds me of 1950s mainframe design ala GE. The
  17. heart of the system was the memory controller, and CPUs connected to the
  18. memory controller(s), as did the i/o controller(s) (IOC). Off the i/o
  19. controllers were the peripheral controllers (MPC - microprogrammed
  20. controllers), and off those were the actual devices. With bandwidth
  21. appropriately higher as you got closer to the memory.
  22.  
  23.   You had eight port memory controllers which could talk to any mix of
  24. 1-7 CPUs and 1-7 IOCs. If memory bandwidth became a problem you split
  25. the memory between more memory controllers. If you ran out of i/o you
  26. split devices between MPCs, or MPCs between IOCs. All datapaths to
  27. memory were 72 bits, I *think* the IOC to MPC was 36, but I could be
  28. wrong.
  29.  
  30.   Now a limit of 8 anythings isn't going to suffice in all cases today
  31. (and didn't then), but the idea of hierarchical bandwidth is hardly new,
  32. since these machines were shipping in the late 50s.
  33.  
  34.   One interesting artifact of this design is that cache may be on the
  35. CPU *or* on the memory controller. Putting it on the controller
  36. certainly eases problems of consistency, assuming you can resolve timing
  37. problem having the cache off the CPU.
  38.  
  39. -- 
  40. bill davidsen, GE Corp. R&D Center; Box 8; Schenectady NY 12345
  41.     Keyboard controller has been disabled, press F1 to continue.
  42.