home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #30 / NN_1992_30.iso / spool / comp / sys / acorn / tech / 1061 < prev    next >
Encoding:
Internet Message Format  |  1992-12-17  |  1.0 KB
  1. Path: sparky!uunet!pipex!doc.ic.ac.uk!uknet!qmw-dcs!exorcist
  2. From: exorcist@dcs.qmw.ac.uk (HORSNELL)
  3. Newsgroups: comp.sys.acorn.tech
  4. Subject: re: 35MHz ARM3
  5. Keywords: 35MHz
  6. Message-ID: <1992Dec17.103726.23192@dcs.qmw.ac.uk>
  7. Date: 17 Dec 92 10:37:26 GMT
  8. Sender: usenet@dcs.qmw.ac.uk (Usenet News System)
  9. Organization: Computer Science Dept, QMW, University of London
  10. Lines: 16
  11. Nntp-Posting-Host: auxta2.dcs.qmw.ac.uk
  12.  
  13.  
  14. Hello,
  15.  
  16.    Where processing has a high cache hit-rate the speed should
  17.    be that much quicker (ie, 10Mhz worth of more instructions 
  18.    processed).  However, a problem occurs due to the memory 
  19.    speed. Imagine, the memory bus is a highway with processor 
  20.    access as a filter road.  Most other traffic has priority.
  21.    The A400/1 has a two lane highway, the A5000 has a three lane
  22.    highway.  So when the A400/1 has a traffic jam, the A5000
  23.    has only hit 66% capacity and so the processor can still 
  24.    access memory for whatever it needs.
  25.  
  26.    Sorry if this is too simplistic but I do like the analogy.
  27.  
  28.           Jason.H.
  29.