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/ NetNews Usenet Archive 1992 #30 / NN_1992_30.iso / spool / comp / ai / neuraln / 4618 < prev    next >
Encoding:
Text File  |  1992-12-21  |  15.6 KB  |  327 lines
  1. Newsgroups: comp.ai.neural-nets
  2. Path: sparky!uunet!world!srctran
  3. From: srctran@world.std.com (Gregory Aharonian)
  4. Subject: Abstracts for new neural network patents
  5. Message-ID: <BzGn1A.C32@world.std.com>
  6. Organization: The World Public Access UNIX, Brookline, MA
  7. Date: Fri, 18 Dec 1992 15:00:45 GMT
  8. Lines: 317
  9.  
  10.  
  11.     The following is my periodic posting of the abstracts and stat data
  12. for new neural network patents.  The full text and diagrams of any of these
  13. patents can be ordered from the patent office for $3 in printed form.  Also,
  14. for $20, I will provide a machine readable version of the abstract, text,
  15. claims and references for any neural network patent.
  16.  
  17. Greg Aharonian
  18. Source Translation & Optimization
  19. srctran@world.std.com
  20. 617-489-3727
  21. =============================================================================
  22.      For a very good article on the legal issues involving neural network
  23. patents, see the article "Intellectual Property Protection for Neural
  24. Networks" by Donald Wenskay, Neural Networks, 3, pp. 229-236, 1990.
  25. =============================================================================
  26.      For those interested in applying for a neural network patent, I freely
  27. provide a LaTeX template for a patent application.  Please email a request,
  28. and I'll send it to you.  Contains most of the boilerplate you need.
  29. =============================================================================
  30.      To date, I have yet to see any articles in the trade journals on either
  31. companies signing cross-licensing agreements to share their neural network
  32. patents, or patent infringement lawsuits dealing with neural network patents.
  33. To me, this means that no one is making much money with neural networks (other
  34. than selling software), and that the financial return on acquiring a patent
  35. is less than the cost of applying for and maintaining a patent.
  36.      If anyone hears of either occurrence, please let me know.
  37. =============================================================================
  38.  
  39. ==============================================================================
  40. 5,166,539 [IMAGE AVAILABLE]   Nov. 24, 1992
  41.  
  42.                            Neural network circuit
  43.  
  44. INVENTOR:      Kuniharu Uchimura, Kanagawa, Japan
  45.                Osamu Saito, Kanagawa, Japan
  46.                Yoshihito Amemiya, Tokyo, Japan
  47.                Atsushi Iwata, Tokyo, Japan
  48. ASSIGNEE:      Nippon Telegraph and Telephone Corporation, Tokyo, Japan
  49. APPL-NO:       07/727,065
  50. DATE FILED:    Jul. 8, 1991
  51. INT-CL:        [5] H03K 19/08
  52. US-CL-ISSUED:  307/201, 464
  53. US-CL-CURRENT: 307/201, 464
  54. SEARCH-FLD:    307/201, 464, 465; 364/513, 807; 395/21-24
  55. ART-UNIT:      252
  56. PRIM-EXMR:     Eugene R. LaRoche
  57. ASST-EXMR:     A. Zarabian
  58. LEGAL-REP:     Finnegan, Henderson Farabow, Garrett and Dunner
  59.  
  60. ABSTRACT: 
  61. A neural network circuit, in which a number n of weight coefficients (Wl-wn)
  62. corresponding to a number n of inputs are provided, subtraction circuits
  63. determine the difference between inputs and the weight coefficients in each
  64. input terminal, the result thereof is inputted into absolute value circuits,
  65. all calculation results of the absolute value circuts corresponding to the
  66. inputs and the weight coefficients are inputted into an addition circuit and
  67. accumulated, and this accumulation result determines the output value. The
  68. threshold value circuit, which determines the final output value, has
  69. characteristics of a step function pattern, a polygonal line pattern, or a
  70. sigmoid function pattern, depending on the object. In the case in which a
  71. neural network circuit is realized by means of digital circuits, the absolute
  72. value circuits can comprise simply EX-OR logic (exclusive OR) gates.
  73. Furthermore, in the case in which the input terminals have two input paths
  74. and two weight coefficients corresponding to each input path, the neuron
  75. circuits form a recognition area having a flexible shape which is controlled
  76. by the weight coefficients. Neuron circuits are widely used in pattern
  77. recognition; neuron circuits react to a pattern inputted into the input layer
  78. and recognition is thereby conducted.
  79.                5 Claims, 40 Drawing Figures
  80. ==============================================================================
  81. 5,166,896 [IMAGE AVAILABLE]   Nov. 24, 1992
  82.  
  83. Discrete cosine transform chip using neural network concepts for calculating
  84.                values of a discrete cosine transform function
  85.  
  86. INVENTOR:      Ho-Sun Jeong, Taegu, Republic of Korea
  87.                Je-kwang Ryu, Taegu, Republic of Korea
  88. ASSIGNEE:      Samsung Electronics Co., Ltd., Kyunggi-do, Republic of Korea
  89. APPL-NO:       07/659,089
  90. DATE FILED:    Feb. 22, 1991
  91. FRN-PRIOR:     Republic of Korea 90-4513                    Apr. 3, 1990
  92. INT-CL:        [5] G06F 7/38
  93. US-CL-ISSUED:  364/725
  94. US-CL-CURRENT: 364/725
  95. SEARCH-FLD:    364/725, 748, 768, 754; 395/21
  96. ART-UNIT:      236
  97. PRIM-EXMR:     Long T. Nguyen
  98. LEGAL-REP:     Cushman, Darby & Cushman
  99.  
  100. ABSTRACT: 
  101. A discrete cosine transform chip includes circuits using neural network
  102. concepts that have parallel processing capability as well as conventional
  103. digital logic circuits. In particular, the discrete cosine transform chip
  104. includes a cosine term processing portion, a multiplier, an adder, a
  105. subtractor, and two groups of latches. The multiplier, the adder and the
  106. subtractor incorporated in the discrete cosine transform chip use
  107. unidirectional feed back neural network models.
  108.                12 Claims, 10 Drawing Figures
  109. ==============================================================================
  110. 5,166,927 [IMAGE AVAILABLE]   Nov. 24, 1992
  111.  
  112.    Adaptive pathfinding neutral network for a packet communication system
  113.  
  114. INVENTOR:      Ichiro Iida, Yokohama, Japan
  115.                Akira Chugo, Tokyo, Japan
  116. ASSIGNEE:      Fujitsu Limited, Kanagawa, Japan
  117. APPL-NO:       07/455,323
  118. DATE FILED:    Mar. 6, 1990
  119. PCT-FILED:     Jul. 6, 1989
  120. PCT-NO:        PCT/JP89/00684
  121. 371-DATE:      Mar. 6, 1990
  122. 102(E)-DATE:   Mar. 6, 1990
  123. PCT-PUB-NO:    WO90/00842
  124. PCT-PUB-DATE:  Jan. 25, 1990
  125. INT-CL:        [5] H04Q 11/04
  126. US-CL-ISSUED:  370/60, 94.1, 94.3, 54; 395/21
  127. US-CL-CURRENT: 370/60, 54, 94.1, 94.3; 395/21
  128. SEARCH-FLD:    370/94.1, 95.3, 16, 60, 94.3, 54, 79; 395/22, 21
  129. ART-UNIT:      263
  130. PRIM-EXMR:     Douglas W. Olms
  131. ASST-EXMR:     Shick Hom
  132. LEGAL-REP:     Staas & Halsey
  133.  
  134. ABSTRACT: 
  135.  
  136.  An adaptive routing system is used in a network for performing a
  137. communication in a packet form obtained by adding address data and data
  138. length to the transmission information. This connects nodes having input
  139. ports and output ports arranged in a distributed manner, by the input link
  140. and output link. This system enables the network to assign the neuron
  141. elements to input ports and output ports of respective nodes one by one,
  142. inputs a network state to the neuron element to evaluate the traffic
  143. condition of the network and determines the output port assigned to the
  144. neuron element having the "1" output from among the neuron elements assigned
  145. to the output ports of the respective nodes when the outputs of respective
  146. neuron elements are not changed after reaching the balanced state, thereby
  147. enabling the output of said output port to be produced in the optimum output
  148. direction of the packet from respective nodes.
  149.                64 Claims, 39 Drawing Figures
  150. ==============================================================================
  151. 5,166,938 [IMAGE AVAILABLE]   Nov. 24, 1992
  152.  
  153.    Error correction circuit using a design based on a neural network model
  154.              comprising an encoder portion and a decoder portion
  155.  
  156. INVENTOR:      Ho-Sun Chung, Taegu, Republic of Korea
  157. ASSIGNEE:      Samsung Electronics Co., Ltd., Kyunggi, Republic of Korea
  158. APPL-NO:       07/549,931
  159. DATE FILED:    Jul. 9, 1990
  160. FRN-PRIOR:     Republic of Korea 90-9552                    Jun. 27, 1990
  161. INT-CL:        [5] G06F 11/08
  162. US-CL-ISSUED:  371/37.1; 395/27
  163. US-CL-CURRENT: 371/37.1; 395/27
  164. SEARCH-FLD:    395/27, 24, 22; 371/37.1
  165. ART-UNIT:      233
  166. PRIM-EXMR:     Robert W. Beausoliel
  167. ASST-EXMR:     Henry C. Lebowitz
  168. LEGAL-REP:     Cushman, Darby & Cushman
  169.  
  170. ABSTRACT: 
  171. An error correction circuit is provided which uses NMOS and PMOS synapses to
  172. form network type responses to a coded multi-bit input. Use of MOS technology
  173. logic in error correction circuits allows such devices to be easily
  174. interfaced with other like technology circuits without the need to use
  175. distinct interface logic as with conventional error correction circuitry.
  176.                4 Claims, 22 Drawing Figures
  177. ==============================================================================
  178. 5,167,006 [IMAGE AVAILABLE]   Nov. 24, 1992
  179.  
  180.           Neuron unit, neural network and signal processing method
  181.  
  182. INVENTOR:      Toshiyuki Furuta, Yokohama, Japan
  183.                Hiroyuki Horiguchi, Yokohama, Japan
  184.                Hirotoshi Eguchi, Yokohama, Japan
  185.                Yutaka Ebi, Yokohama, Japan
  186.                Tatsuya Furukawa, Yokohama, Japan
  187.                Yoshio Watanabe, Kawasaki, Japan
  188.                Toshihiro Tsukagoshi, Itami, Japan
  189. ASSIGNEE:      Ricoh Company, Ltd., Japan
  190. APPL-NO:       07/629,632
  191. DATE FILED:    Dec. 18, 1990
  192. INT-CL:        [5] G06F 15/18
  193. US-CL-ISSUED:  395/11, 27
  194. US-CL-CURRENT: 395/11, 27
  195. SEARCH-FLD:    395/24, 26, 27, 11
  196. ART-UNIT:      238
  197. PRIM-EXMR:     Allen R. MacDonald
  198. LEGAL-REP:     Mason, Fenwick & Lawrence
  199.  
  200. ABSTRACT: 
  201. A neuron unit processes a plurality of input signals and outputs an output
  202. signal which is indicative of a result of the processing. The neuron unit
  203. includes input lines for receiving the input signals, a forward process part
  204. including a supplying part for supplying weight functions and an operation
  205. part for carrying out an operation on each of the input signals using one of
  206. the weight functions and for outputting the output signal, and a
  207. self-learning part including a generating part for generating new weight
  208. functions based on errors between the output signal of the forward process
  209. part and teaching signals and a varying part for varying the weight functions
  210. supplied by the supplying part of the forward process part to the new weight
  211. functions generated by the generating part.
  212.                72 Claims, 76 Drawing Figures
  213. ==============================================================================
  214. 5,167,007 [IMAGE AVAILABLE]   Nov. 24, 1992
  215.  
  216.                  Multilayered optical neural network system
  217.  
  218. INVENTOR:      Haruyoshi Toyoda, Fukuroi, Japan
  219. ASSIGNEE:      Hamamatsu Photonics K.K., Japan
  220. APPL-NO:       07/598,173
  221. DATE FILED:    Oct. 12, 1990
  222. FRN-PRIOR:     Japan             1-269718                   Oct. 17, 1989
  223. INT-CL:        [5] G06F 15/18
  224. US-CL-ISSUED:  395/25
  225. US-CL-CURRENT: 395/25
  226. SEARCH-FLD:    364/513; 395/25
  227. ART-UNIT:      238
  228. PRIM-EXMR:     Allen R. MacDonald
  229. LEGAL-REP:     Oliff & Berridge
  230.  
  231. ABSTRACT: 
  232. A multilayered optical neural network system comprise an input layer, an
  233. output layer, at least one hidden layer provided between the input layer and
  234. the output layer, a memory matrix holding device provided between the
  235. respective layers for holding weighted couplings between the layers, a
  236. correlation operating device for optically computing a correlation between an
  237. output optical pattern from the previous layer and the memory matrix pattern,
  238. an output function operating device for implementing optical computing of an
  239. output function corresponding to a result of the correlation operation, and a
  240. memory matrix correcting device provided between the respective layers for
  241. optically correcting a memory matrix held in the memory matrix holding device
  242. by a learning operation, whereby the system is capable of two-dimensional
  243. optical computing of all data transfers and operations and executing a great
  244. amount of computing without use of holograms.
  245.                9 Claims, 26 Drawing Figures
  246. ==============================================================================
  247. 5,167,008 [IMAGE AVAILABLE]   Nov. 24, 1992
  248.  
  249.  Digital circuitry for approximating sigmoidal response in a neural network
  250.                                     layer
  251.  
  252. INVENTOR:      William E. Engeler, Scotia, NY
  253. ASSIGNEE:      General Electric Company, Schenectady, NY
  254. APPL-NO:       07/752,290
  255. DATE FILED:    Aug. 29, 1991
  256. REL-US-DATA:   Division of Ser. No. 628,257, Dec. 14, 1990, Pat. No.
  257.                  5,115,492, May 19, 1992.
  258. INT-CL:        [5] G06F 15/18
  259. US-CL-ISSUED:  395/27; 364/715.01, 602; 395/24
  260. US-CL-CURRENT: 395/27; 364/602, 715.01; 395/24
  261. SEARCH-FLD:    395/27, 24; 364/715.01, 716, 729, 602
  262. ART-UNIT:      238
  263. PRIM-EXMR:     Michael R. Fleming
  264. ASST-EXMR:     Robert W. Downs
  265. LEGAL-REP:     Marvin Snyder
  266.  
  267. ABSTRACT: 
  268. A plurality of neural circuits are connected in a neural network layer for
  269. generating their respective digital axonal responses to the same plurality of
  270. synapse input signals. Each neural circuit includes digital circuitry for
  271. approximating a sigmoidal response connected after respective circuitry for
  272. performing a weighted summation of the synapse input signals to generate a
  273. weighted summation result in digital form. In this digital circuitry the
  274. absolute value of the digital weighted summation result is first determined.
  275. Then, a window comparator determines into which of a plurality of amplitude
  276. ranges the absolute value of the weighted summation result falls. A digital
  277. intercept value and a digital slope value are selected in accordance with the
  278. range into which the absolute value of the weighted summation result falls.
  279. The absolute value of the digital weighted summation result is multiplied by
  280. the selected digital slope value to generate a digital product; and the
  281. digital intercept value is added to the digital product to generate an
  282. absolute value representation of a digital axonal response. The polarity of
  283. the weighted summation result is determined, and the same polarity is
  284. assigned to the absolute value representation of the digital axonal response,
  285. thereby to generate the digital axonal response.
  286.                4 Claims, 38 Drawing Figures
  287. ==============================================================================
  288. 5,167,009 [IMAGE AVAILABLE]   Nov. 24, 1992
  289.  
  290.          On-line process control neural network using data pointers
  291.  
  292. INVENTOR:      Richard D. Skeirik, Newark, DE
  293. ASSIGNEE:      E. I. Du Pont de Nemours & Co. (Inc.), Wilmington, DE
  294. APPL-NO:       07/562,388
  295. DATE FILED:    Aug. 3, 1990
  296. INT-CL:        [5] G06F 15/18
  297. US-CL-ISSUED:  395/27, 22, 68, 11, 906
  298. US-CL-CURRENT: 395/27, 11, 22, 68, 906
  299. SEARCH-FLD:    364/513, 148, 149, 150, 151, 164, 165, 807, 200, 474.15, 500,
  300.                  501, 502, 503; 395/22, 26, 27, 906, 907, 914, 915, 11, 68
  301. ART-UNIT:      238
  302. PRIM-EXMR:     Allen R. MacDonald
  303. LEGAL-REP:     Sterne, Kessler, Goldstein & Fox
  304.  
  305. ABSTRACT: 
  306. An on-line process control neural network using data pointers allows the
  307. neural network to be easily configured to use data in a process control
  308. environment. The inputs, outputs, training inputs and errors can be retrieved
  309. and/or stored from any available data source without programming. The user of
  310. the neural network specifies data pointers indicating the particular computer
  311. system in which the data resides or will be stored; the type of data to be
  312. retrieved and/or stored; and the specific data value or storage location to
  313. be used. The data pointers include maximum, minimum, and maximum change
  314. limits, which can also serve as scaling limits for the neural network. Data
  315. pointers indicating time-dependent data, such as time averages, also include
  316. time boundary specifiers. The data pointers are entered by the user of the
  317. neural network using pop-up menus and by completing fields in a template. An
  318. historical database provides both a source of input data and a storage
  319. function for output and error data.
  320.                24 Claims, 34 Drawing Figures
  321.  
  322. -- 
  323. **************************************************************************
  324. Greg Aharonian
  325. Source Translation & Optimiztion
  326. P.O. Box 404, Belmont, MA 02178
  327.