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/ NetNews Usenet Archive 1992 #30 / NN_1992_30.iso / spool / alt / sys / pdp8 / 124 < prev    next >
Encoding:
Text File  |  1992-12-21  |  3.4 KB  |  74 lines
  1. Newsgroups: alt.sys.pdp8
  2. Path: sparky!uunet!elroy.jpl.nasa.gov!usc!rpi!news.columbia.edu!watsun.cc.columbia.edu!lasner
  3. From: lasner@watsun.cc.columbia.edu (Charles Lasner)
  4. Subject: Re: Request for instruction cycle counts
  5. Message-ID: <1992Dec19.093750.7276@news.columbia.edu>
  6. Sender: usenet@news.columbia.edu (The Network News)
  7. Nntp-Posting-Host: watsun.cc.columbia.edu
  8. Reply-To: lasner@watsun.cc.columbia.edu (Charles Lasner)
  9. Organization: Columbia University
  10. References: <HOLMER.92Dec18174207@rose.eecs.nwu.edu>
  11. Date: Sat, 19 Dec 1992 09:37:50 GMT
  12. Lines: 60
  13.  
  14. In article <HOLMER.92Dec18174207@rose.eecs.nwu.edu> holmer@eecs.nwu.edu (Bruce Holmer) writes:
  15. >
  16. >Does someone have a table of instruction cycle
  17. >counts for a high-end PDP-8?  I'd need to know
  18. >about how many cycles the different addressing
  19. >modes require and how to calculate the cycle
  20. >count for the OPR instructions.
  21. >
  22. >Thanks,
  23. >--Bruce
  24.  
  25.  
  26. It's interesting timing that you ask for benchmarks as there is another
  27. simulator soon to make the light of day.  This one is for a *real* PDP-8
  28. meaning it supports peripherals including disks.  It's specifically for
  29. 80286 and up machines with HD diskette drives.  The author cannot currently
  30. post to usenet but can e-mail, etc.  He wants representative code so that
  31. he can determine the ratio of PDP-8 to simulator performance using a wide
  32. variety of programs, etc.
  33.  
  34. Not counting the 6120 cycle time, which is somewhat erratic depending on
  35. which instructions specifically we call out, it's best to stick to the 8/e
  36. processor with static memory for timing.  This is the most common configuration
  37. anyway.
  38.  
  39. All OPR instructions are 1.2 microseconds each regardless of group or outcome
  40. of any test.
  41.  
  42. All internal IOT instructions are also 1.2 microseconds unless "stretched"
  43. by a peripheral using the NOT LAST TRANSFER line on the OMNIBUS.  If the
  44. cycle is external, and there actually is a KA8E installed, the cycle will
  45. be stretched my an amount determined by the KA8E, and can be adjusted to
  46. many microseconds to accomodate very long (over 50 foot) external positive
  47. and/or negative busses.
  48.  
  49. All other instructions are two-cycle and thus take 2.6 microsends, or if
  50. indirect are 3.8 microseconds unless auto-indexed in which case make that
  51. 4.0 microseconds.
  52.  
  53. If EAE is present, various group 3 instructions are implemented that take
  54. a varying amount of time such as long shifts which are shift-count dependent
  55. for total execution time, and there are many different timings for each of the
  56. different instructions.  In some cases, instruction timing can also be affected
  57. by auto-indexing operations, such as when the EAE diagnostic places a
  58. MUY instruction into location 00007 so that the operand pointer is in location
  59. 00010 thus causing an auto-index as a "feature".
  60.  
  61. All of these timings assume no memory collisions such as occur when the
  62. MOS memory cards (DRAM) are used, or if DMA is occuring simultaneously.  There
  63. is no pipelining used, although the architecture would easily allow it.  There
  64. is some instruction prefix optimization in the 6120 implementation, thus
  65. instruction times widely vary with respect to the 8/e.  Some are marginally
  66. faster, yet others are quite a bit slower.
  67.  
  68. By using a short buss, it is possible to "tweak" the CPU timing to get speeds
  69. about 20% better than this accurate nominal speed (crystal-controlled).  
  70. CESI is/was marketing a replacement VLSI processor that was/is quite a bit
  71. faster, etc.
  72.  
  73. cjl
  74.