home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #27 / NN_1992_27.iso / spool / comp / sys / sun / hardware / 5769 < prev    next >
Encoding:
Text File  |  1992-11-19  |  1.2 KB  |  34 lines
  1. Newsgroups: comp.sys.sun.hardware
  2. Path: sparky!uunet!munnari.oz.au!sol.deakin.OZ.AU!fulcrum.oz.au!paulr
  3. From: paulr@fulcrum.oz.au (Paul Rosham)
  4. Subject: Re: SPARCClassic
  5. Message-ID: <1992Nov20.000911.18456@fulcrum.oz.au>
  6. Organization: The Fulcrum Consulting Group
  7. References: <1dpbvnINN1j5@almaak.usc.edu> <1992Nov11.075828.6425@proponent.com> <1992Nov12.213143.1454@boole.uucp>
  8. Date: Fri, 20 Nov 1992 00:09:11 GMT
  9. Lines: 23
  10.  
  11. NetCmmnd@boole.uucp (System Administrator) writes:
  12.  
  13. >How does a 50MHz chip achieve 59.1 MIPS?
  14. >I thought the (never achieved without superscalar) holy grail
  15. >of RISC design was 1 instruction per cycle.  If they are getting
  16. >better than 1 instruction per cycle on the microSPARC(tm) that is
  17. >as exciting engineering news as the prices are business news.
  18.  
  19. >II
  20. >I know that MIPS is about the sloppiest term around, but what
  21. >can they possible mean when they use it here?
  22.  
  23. >John Ahlstrom
  24. >Boole & Babbage
  25. >408-524-3307
  26.  
  27. Not really sure yet, but memory banks have to be filled with _pairs_ of 33
  28. bit wide SIMMS (parity) in either 4 MB or 16 MB configs. Wide memory access,
  29. separate instruction and data caches (very small), etc, etc. Some really
  30. funky engineering has gone into both the processor complex and the system
  31. overall.
  32.  
  33. -PaulR.
  34.