home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #27 / NN_1992_27.iso / spool / comp / lsi / cad / 1143 < prev    next >
Encoding:
Internet Message Format  |  1992-11-17  |  3.8 KB
  1. Path: sparky!uunet!ogicse!news.u.washington.edu!stein.u.washington.edu!ivanw
  2. From: ivanw@stein.u.washington.edu (Ivan Wemple)
  3. Newsgroups: comp.lsi.cad
  4. Subject: More on netlist comparisons
  5. Message-ID: <1992Nov16.195755.20829@u.washington.edu>
  6. Date: 16 Nov 92 19:57:55 GMT
  7. Article-I.D.: u.1992Nov16.195755.20829
  8. Sender: news@u.washington.edu (USENET News System)
  9. Organization: University of Washington, Seattle
  10. Lines: 96
  11.  
  12.  
  13.  
  14. To the readers and participants of alt.lsi.cad:
  15.  
  16. Hi!
  17. About a week ago, I posted a query about making
  18. netlist comparisons (I was working with a program
  19. which translated flattened lists to hierarchical
  20. lists).
  21.  
  22. Thanks to the following who responded:
  23.  
  24. Carl Ketcham (c2k@ham.slc.mentorg.com)
  25. ? (petrot@masi.ibp.fr)
  26. Martin Schlag (martine@cse.ucsc.edu)
  27. Hank Walker (dmw@taurus.ece.cmu.edu)
  28. Derek Beatty (Derek_Beatty@cmu.edu)
  29. Mitchell Perilstein (clsi!mitch@uunet.UU.NET)
  30. John Hayden (John-a.Hayden@Analog.Com)
  31.  
  32.  
  33. Some asked more specific questions about the translator.
  34.  
  35. We have developed a timestep-driven mixed-mode simulator
  36. which uses extremely accurate analytic macromodels for
  37. many basic CMOS digital gates.  One can obtain *accurate*
  38. waveform information in a mixed-mode circuit by running
  39. an analog simulation of the whole circuit (which is,
  40. of course, time consuming).  The analytic macromodels
  41. allow us to partition the circuit in such a way as to
  42. reduce the size of the analog circuit matrix (and thus
  43. reduce the simulation time), but maintain the accuracy
  44. (in the digital blocks) not provided by, say, event-driven 
  45. digital simulators.  Strong feedback between the analog 
  46. and digital blocks is not a problem.
  47.  
  48. Anyway, the purpose of the translator is to extract the
  49. digital gates which can be represented by the macromodel,
  50. and turn them into subcircuits.
  51.  
  52. I'm not sure exactly how this is done (I didn't write
  53. the translator), but it seems like a pretty straightforward
  54. parsing/comparison algorithm would do the trick.
  55.  
  56. To summarize the responses to the original question:
  57.  
  58. 1) Use the Mentor Graphics CheckMate product (NetCheck)
  59.  
  60. 2) Compass (formerly VTI) ... expensive?
  61.  
  62. 3) A ftp-able cad system from Laboratoire MASI (France)
  63.    which generates vhdl behavioral descriptions for a
  64.    given netlist.  2 netlists -> 2 vhdl descriptions
  65.    which can be compared (note, however, that in my case,
  66.    the netlists contain a fair amount of analog circuitry).
  67.  
  68. 4) VFormal (CAD Language Systems, Inc)
  69.  
  70. 5) LVS (layout vs. schematic) checkers...
  71.  
  72. The most popular response steered me in the direction of
  73. Carl Ebeling, CS professor at the University of Washington
  74. (in my own backyard).  I'm guessing that GEMINI fits into
  75. category (5)  (see above).  I've sent him e-mail, but so
  76. far, no response.
  77.  
  78. I am new to CAD, so excuse my stupidity.  We have obtained
  79. some 'flattened' netlists from my advisor's colleagues in
  80. industry (and that is our starting point).  If we are
  81. lucky enough to have a schematic, it's a hard-copy of a
  82. drawing!  There is no 'layout' or 'schematic' data...
  83. just the aforementioned netlist and the netlist which is the
  84. output of the translator.
  85.  
  86. My 'newness' to CAD has also prevented me from understanding
  87. some of the responses.  Excuse me if I'm violating 'netiquette'
  88. by quoting from an e-mail response...
  89.  
  90.  'You can run a Layout-vs-schematic (LVS) check of the
  91.   original layout vs. the new netlist.  We have Cadence Dracula.
  92.   This will flatten both the layout and the schematic and do
  93.   a topological comparison.'
  94.  
  95. a) as I've mentioned above, I don't have an 'original layout'.
  96.  
  97. b) (This is the part that confuses me, and is not related to
  98.     my original question!) For *typical* LVS use, isn't the
  99.     layout data generated by a circuit schematic and a set of
  100.     design rules?  So why *wouldn't* the layout data *match*
  101.     the schematic?
  102.  
  103. I'm so confused (but learning in leaps and bounds)!
  104.  
  105. Thanks for your help everybody,
  106.  
  107. Ivan Wemple
  108.