home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #27 / NN_1992_27.iso / spool / comp / lang / vhdl / 541 < prev    next >
Encoding:
Internet Message Format  |  1992-11-20  |  1.0 KB
  1. From: gotom@hpysoln.tky.hp.com (Masaharu Goto)
  2. Date: Thu, 19 Nov 1992 16:35:39 GMT
  3. Subject: HELP:Verilog to VHDL translator
  4. Message-ID: <4380001@hpysoln.tky.hp.com>
  5. Organization: YHP Hachioji IT, Tokyo Japan
  6. Path: sparky!uunet!cs.utexas.edu!sdd.hp.com!hpscit.sc.hp.com!scd.hp.com!hpscdm!hplextra!hpcc05!hpyhde4!hpysoln!gotom
  7. Newsgroups: comp.lang.vhdl
  8. Lines: 18
  9.  
  10.  
  11. Subject: Verilog-HDL to VHDL translator
  12.  
  13.  Does anyone have information or experience about Verilog-HDL to VHDL 
  14. translator?  
  15.  
  16.  My situation is
  17.  
  18.  I am designing an IC using Verilog-XL simulator.  On the other hand 
  19. We will buy Mentor QuickSim2 for PC board simulation. It is very nice if
  20. I could simulate the PC board with QuickSim2 including IC behavior model I 
  21. write in Verilog.
  22.  We will start the board simulation next April. I don't require
  23. full timing simulation. Bulk delay simulation or even unit delay simulation
  24. is still OK.  This time, purpose of the trial is pilot run of the Mentor
  25. system rather than design verification itself. 
  26.  
  27.  Any kind of information/suggestions are appreciated.
  28.