home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #27 / NN_1992_27.iso / spool / comp / cad / cadence / 502 < prev    next >
Encoding:
Internet Message Format  |  1992-11-19  |  2.7 KB
  1. Xref: sparky comp.cad.cadence:502 comp.lsi.cad:1156 comp.lsi:703
  2. Path: sparky!uunet!imp!ca41!cindy
  3. From: cindy@ca41.zoran.hellnet.org (Cindy Eisner)
  4. Newsgroups: comp.cad.cadence,comp.lsi.cad,comp.lsi
  5. Subject: edif 2 verilog translator
  6. Keywords: edif, verilog, altera
  7. Message-ID: <250@ca41.zoran.hellnet.org>
  8. Date: 19 Nov 92 09:26:08 GMT
  9. Followup-To: comp.cad.cadence
  10. Organization: Zoran Microelectronics LTD. Haifa, Israel.
  11. Lines: 55
  12.  
  13.  
  14. hi all,
  15.  
  16. unfortunately, i have to do the following:  translate an edif netlist into
  17. verilog using the cadence tool e2v (formerly of gateway design automation).
  18. the edif netlist was generated by the max+plus II compiler of altera corporation.
  19.  
  20. now:  my problem is that the delays in the edif netlist get lost in the 
  21. translation.  i know less than nothing about edif, but what i am seeing is
  22. that in the edif netlist, the delays are all on instances of a special cell
  23. called "DELAY".  i have generated two versions of the edif netlist:  in the first,
  24. the delay is specified using the property "TPD".  in the second, the delay
  25. is specified using "portDelay".  
  26.  
  27. when the delay is specified using property "TPD", i have tried the "map property"
  28. statement in the .map file of e2v.  however:  it seems i need to choose one of
  29. TPLH, TPHL, etc. - but i apparently want all of them.  how can i do this?  in
  30. any case, i get warning messages of the following format:
  31.  
  32. (?E2V) ***WARNING***  Property TPD  mapped to  TPLH (in cell NTSC in library ALTERA) not relevant for a module instance OR2_96
  33.  
  34. and the resulting verilog netlist (using +force) contains no delays.
  35.  
  36. when the delay is specified using "portDelay", i get error messages of the
  37. following format:
  38.  
  39. (?E2V) ***WARNING***   Feature not supported :  portdelay cannot be backannotated using portinstance  port \1  of instance AND3_8 : cell NTSC lib ALTERA
  40.  
  41. and again, the resulting verilog netlist (using +force) contains no delays.
  42.  
  43. does anyone have a clue?
  44.  
  45. alternately, does anyone know how i can get the altera compiler to use
  46. "pathDelay", which seems to work fine, rather than "portDelay"?  or to put
  47. the delays on the cells themselves rather than on these silly cells called
  48. "DELAY"?
  49.  
  50. thanks,
  51.  
  52. cindy.
  53.  
  54. --
  55.  
  56.     Cindy Eisner,                     Tel: 972-4-551551
  57.     CAD group,                        Fax: 972-4-551550
  58.     Zoran Microelectronics LTD,       E-mail: cindy@Zoran.HellNet.Org
  59.     Advanced Technology Center
  60.     Haifa 31204, Israel               Could be my employer doesn't agree.
  61. -- 
  62.  
  63.     Cindy Eisner,                     Tel: 972-4-551551
  64.     CAD group,                        Fax: 972-4-551550
  65.     Zoran Microelectronics LTD,       E-mail: cindy@Zoran.HellNet.Org
  66.     Advanced Technology Center
  67.     Haifa 31204, Israel               Could be my employer doesn't agree.
  68.