home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #16 / NN_1992_16.iso / spool / comp / sys / ibm / pc / hardware / 20198 < prev    next >
Encoding:
Text File  |  1992-07-23  |  4.5 KB  |  111 lines
  1. Newsgroups: comp.sys.ibm.pc.hardware
  2. Path: sparky!uunet!math.fu-berlin.de!informatik.tu-muenchen.de!LRZnews!regent!mch
  3. From: mch@regent.e-technik.tu-muenchen.dbp.de (Michael Hermann)
  4. Subject: Re: Cyrix 486DLC-33
  5. Message-ID: <mch.711958782@regent.e-technik.tu-muenchen.de>
  6. Sender: news@regent.e-technik.tu-muenchen.de (News System)
  7. Organization: Technical University of Munich, Germany
  8. References: <1992Jul23.072533.14155@usl.edu> <54893@mentor.cc.purdue.edu>
  9. Distribution: usa
  10. Date: Fri, 24 Jul 1992 06:19:42 GMT
  11. Lines: 98
  12.  
  13. ericwolf@mentor.cc.purdue.edu (Eric Wolf) writes:
  14. ...
  15. >I, too, am very interested in this chip and would also appreciate the info if
  16. >someone could post it.  For example, I would like to know the following (if at
  17. >all possible)
  18.  
  19. >    (1) what varieties does the Cyrix 486 come in?
  20. >    (2) is it 100% Intel 486 compatable?
  21. >    (3) does it offer any advantages over the Intel 486?
  22. >    (4) How much $$$???
  23.  
  24.  
  25. As far  as I know:
  26.  
  27. 1) SLC (with 16D/24A bit external bus, pin-compatible to 386sx)
  28.    DLC (like 386 dx (32D/32A))
  29.    To my kwowledge both chips are otherwise identical.
  30.  
  31. 2) At least from the user-mode software view.
  32.    The reports I saw did not mention any problems with either DOS
  33.    or UNIX. Presumably cache-programming is a bit different, but
  34.    usually you set up those registers only once (startup, BIOS).
  35.  
  36. 3) Not that I know. In fact, there are disadvantages:
  37.  
  38.    - no builtin FPU (greetings from 486sx)
  39.    - 1K cache only
  40.    - no bus-snooping (invalidate cache-lines on externally generated
  41.               transactions, like DMA)
  42.    - generally slower execution than 486 but faster than 386
  43.  
  44. 4) latest info (probably wrong by the time of my posting) $119/1000
  45.  
  46.  
  47. Some remarks to 3)
  48.  
  49. You can add a generic coprocessor-FPU like 387. If you use the matching
  50. Cyrix-Part (announced) you should get performance better than any existing
  51. 386/387-pairing. But (in my opinion) performance will still be worse
  52. than on a 486DX, because you have to establish a protocol to get both
  53. chips synchronized. The more complex functions (like trigono) you need,
  54. the better the Cyrix should perform.
  55.  
  56. A think, the 1K cache yields less than 50% hit-rate, but as the 386-bus-
  57. protocol will always "waste" at least 2 cycles, this is definitely an
  58. improvement in externally cached existing 386-systems. 
  59.  
  60. If you have heavy external DMA-transfers (like most Ethernet or SCSI)
  61. the Cyrix may be the wrong part for you. As I understand, there is minimal
  62. support for cache-coherency. At least one (fairly independent) report
  63. claims, that with DMA activity the Cyrix is actually slower with enabled
  64. internal cache than with no internal cache at all. The part has some
  65. lines for cache control, but they will be useless in existing 386-mainboards.
  66. Even if new designs support those features I (currently) don't think
  67. that it will help a lot.
  68. However, if you have a "standard" DOS-PC-environment (like some sort
  69. of MFM/RLL (IDE is basically emulating those, so with IDE yoe are well, too),
  70. you will not suffer from this cache-control deficiency.
  71.  
  72. At last, the core has been developed independently from the Intel-core,
  73. so the hardware resources are spent differently and this affects
  74. execution time for instructions.
  75.  
  76. Examples:
  77.  
  78. A dedicated multiplier speeds up integer multiplications to a 
  79. constant time (I think 3 cycles) whereas the i486 uses an early-out
  80. algorithm which is still SERIAL in nature (~10 - ~40 cycles).
  81.  
  82. The lack of some of the adress-generation hardware imposes an additional
  83. cycle for adressing modes requiering an add (like disp(reg)). 
  84.  
  85. Different pipeline designs lead to different stalls on break
  86. conditions like jmp or a slow memory transaction (even within 
  87. the cache there is a difference between c486 and i486 I think).
  88. Generally c486 looses a bit here.
  89.  
  90.  
  91. Remarks to 4)
  92.  
  93. When the c486slc was introduced, I was sceptical about the real
  94. advantage of beeing pin-compatible to 386sx. Almost all 386sx
  95. are soldered and a *normal* user could not swap CPUs. And the
  96. board manufacturer had to (partially) redesign his board anyway
  97. to make use of the external cache control. So why not change
  98. the bus-protocol to a faster one, too? If speed of existing
  99. chip-sets was a problem. you could easily force a wait-state,
  100. but you had at least the option to make faster systems later on.
  101.  
  102. Now with the c486dlc I have revised my opinion:
  103. Most 386 are PGA (AMD makes pqfp, though) and *you* can swap
  104. the CPUs. You will get a speed improvement of about 50%, I think.
  105. And this may well be worth the extra $$$ as compared to throwing
  106. away your complete board when buying an i486.
  107.  
  108. Michael
  109. mch@regent.e-technik.tu-muenchen.de
  110.  
  111.