home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #16 / NN_1992_16.iso / spool / comp / lang / verilog / 283 < prev    next >
Encoding:
Text File  |  1992-07-27  |  1.2 KB  |  26 lines
  1. Newsgroups: comp.lang.verilog
  2. Path: sparky!uunet!darwin.sura.net!mips!sdd.hp.com!usc!elroy.jpl.nasa.gov!dank
  3. From: dank@blacks.jpl.nasa.gov (Dan Kegel)
  4. Subject: Re: Getting round verilog hierarchical structure
  5. Message-ID: <dank.712282499@blacks.jpl.nasa.gov>
  6. Sender: news@elroy.jpl.nasa.gov (Usenet)
  7. Nntp-Posting-Host: blacks.jpl.nasa.gov
  8. Organization: Image Analysis Systems Group, JPL
  9. References: <Bs23x4.330@brunel.ac.uk>
  10. Date: Tue, 28 Jul 1992 00:14:59 GMT
  11. Lines: 13
  12.  
  13. Chijioke.Anyanwu@brunel.ac.uk (Chijioke D Anyanwu) writes:
  14. >Modules in Verilog are organised in a hierarchical structure which,
  15. >presumably, is in keeping in line with standard programming practice.
  16. >However, I've come up against situations when this rigid structure has
  17. >been a problem. 
  18. >As a simple example, consider the system below in which A, B and C are
  19. >modules (representing hardware blocks) with dedicated links to each other.
  20. > [ Diagram of A, B, and C, with a signal running from each to each. ]
  21.  
  22. Why not use an overlying module which invokes A, B, and C,
  23. and uses module ports for all communication?
  24. Seems more egalitarian than putting any of A, B, or C higher or lower.
  25. - Dan Kegel (dank@blacks.jpl.nasa.gov)
  26.