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/ NetNews Usenet Archive 1992 #16 / NN_1992_16.iso / spool / comp / arch / 8432 < prev    next >
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Text File  |  1992-07-29  |  2.4 KB  |  50 lines

  1. Newsgroups: comp.arch
  2. Path: sparky!uunet!darwin.sura.net!mlb.semi.harris.com!trantor.harris-atd.com!jabba.ess.harris.com!dwilliam
  3. From: dwilliam@jabba.ess.harris.com (David Williams)
  4. Subject: Cached DRAM from Mitsubishi
  5. Message-ID: <1992Jul29.214908.7876@trantor.harris-atd.com>
  6. Keywords: yow!
  7. Sender: news@trantor.harris-atd.com (News stuff)
  8. Organization: Harris Information Systems Division, Melbourne, FL
  9. Date: Wed, 29 Jul 1992 21:49:08 GMT
  10. Lines: 38
  11.  
  12.    I was flipping through the May issue of Electronic Design, and an
  13. ad from Mitsubishi caught my eye.  They have a DRAM chip now available
  14. with built-in cache.  This looks interesting - a 1M by 4 DRAM with a 
  15. built-in 4K by 4 SRAM cache.  Apparently, the chip has an internal bus
  16. that lets the SRAM cache do a line copy to/from the DRAM portion at
  17. 64 bits.  (16 x 4bit internal bus)  Speed is claimed to be 10ns when a
  18. cache hit occurs, 70ns in case of a miss (actually, a miss causes a 
  19. 280ns DRAM cycle, but the SRAM can start doing stuff again in 70ns while
  20. the DRAM is busy)
  21.  
  22.    The reason I bring this up is the recent discussion about high-bandwidth
  23. main memory systems.  At 10ns, this critter has a seriously fast
  24. cycle time.  For a minimum system, you'd use 8 of them to get a 8M x 32bit
  25. memory array, which gives you a 32K x 32bit (128K x 8) cache.  What kind
  26. of performace could we really expect from this configuration?  Aren't most
  27. secondary caches quite a bit larger than this?  I guess I need to go do
  28. some simulation. 
  29.  
  30.    I guess the performance is really going to depend on the hit rate of
  31. the cache, but this thing looks like an excellent candidate for burst mode
  32. access.  If no miss, the cycle can be 2-1-1-1, and if a miss, we have to 
  33. add 60ns for the first access (4-1-1-1 ?) since the DRAM has to load the
  34. cache line to the SRAM inside the chip.  An aside - with 8 chips, this
  35. is the equivalent of a 512-bit load from main memory to cache in 70ns,
  36. since each chip loads 64 bits internally.
  37.  
  38.    Anyone have any more information on this type of device?
  39.  
  40.  
  41.       Dave Williams                                              My 
  42.         dwilliam@jabba.ess.harris.com                         opinions     
  43.            "Huh?  What?  Could you repeat the question?"        only.  
  44.  
  45. -- 
  46.       Dave Williams                                              My 
  47.         dwilliam@jabba.ess.harris.com                         opinions     
  48.            "Huh?  What?  Could you repeat the question?"        only.  
  49.  
  50.