home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #16 / NN_1992_16.iso / spool / comp / arch / 8402 < prev    next >
Encoding:
Text File  |  1992-07-28  |  2.4 KB  |  45 lines
  1. Newsgroups: comp.arch
  2. Path: sparky!uunet!europa.asd.contel.com!darwin.sura.net!wupost!gumby!destroyer!sol.ctr.columbia.edu!news.columbia.edu!watsun.cc.columbia.edu!lasner
  3. From: lasner@watsun.cc.columbia.edu (Charles Lasner)
  4. Subject: Re: dinosaur horsepower
  5. Message-ID: <1992Jul29.003032.24500@news.columbia.edu>
  6. Sender: usenet@news.columbia.edu (The Network News)
  7. Nntp-Posting-Host: watsun.cc.columbia.edu
  8. Reply-To: lasner@watsun.cc.columbia.edu (Charles Lasner)
  9. Organization: Columbia University
  10. References: <Bs3oGt.6vp@helios.physics.utoronto.ca> <13307@ns-mx.uiowa.edu>
  11. Date: Wed, 29 Jul 1992 00:30:32 GMT
  12. Lines: 31
  13.  
  14. In article <13307@ns-mx.uiowa.edu> jones@pyrite.cs.uiowa.edu (Douglas W. Jones,201H MLH,3193350740,3193382879) writes:
  15.  
  16. >The DEC PDP-8, in 1965, had a 1.5us memory cycle time, so it took 3 us to
  17. >do a single 12 bit memory to accumulator add (1.5us for the instruction
  18. >fetch and 1.5us for the operand fetch and add).  You could say that this
  19. >was a 1/3 MIP machine, but if you want any precision, you'll have to do an
  20. >extended precision add.  A memory to memory 24 bit add on this machine
  21. >takes 7 instructions.  A similar 36 bit add takes at least 11
  22. >instructions.
  23. >
  24. >The PDP-8 was a second generation machine (transistorized, discrete
  25. >components, core memory).  The maximum memory capacity of the architecture
  26. >was 32K 12 bit words.  Although it was a small inexpensive system,
  27. >by the standards of its day, the speed of the logic was very typical of
  28. >the times.
  29.  
  30. As some people say, MIPS is Meaningless Instructions Per Second, so that's not
  31. a fair comparison.  The PDP-8 can do 512 different operate instructions in only
  32. one cycle each.  Most of them are meaningful, not just a NOP, such as:
  33. SMA SZA CLA which is skip the next instruction if the Accumulator is currently
  34. negative or zero and then clear the accumulator.  All of this in 1 cycle of
  35. 1.5 microseconds, so therefore it's 2/3 MIPS not 1/3 MIPS.  In terms of 1965
  36. pre-TTL logic, this was typical timing.  Note that the I/O instruction was
  37. stretched to take 4.5 microseconds so that 1 microsecond spaced pulses
  38. could be generated on the bus, which could be 50 or more feet long.  In later
  39. designs, the instructions optimized out unused pulse states so that most
  40. instructions could shave 3 microsecods off the time.  Virtually none of them
  41. needed all three states; a few did need two.  But the original PDP-8 and
  42. LINC-8 didn't optimize, so all I/O instructions did take 4.5.
  43.  
  44. cjl
  45.