home *** CD-ROM | disk | FTP | other *** search
/ OS/2 Shareware BBS: 11 Util / 11-Util.zip / pcicf119.zip / 11060598.PCI < prev    next >
Text File  |  1999-01-10  |  12KB  |  267 lines
  1. %! Detailed register description file for PCICFG.EXE by Ralf Brown
  2. %!
  3. %! Filename 11060598.PCI = Vendor 1106h, Device 0598h
  4. %!   VIA Technologies VT82C598MVP Host Bridge
  5. %!
  6. %! Written by Maurizio Vairani, email: mvairani@cloverinformatica.com
  7. %! Created 08jan99 by Maurizio Vairani
  8. %! Last edit 10jan99 by Ralf Brown
  9. %!
  10. !begin
  11.  
  12. Via VT82C598MVP Host Bridge registers in detail:    [by Maurizio Vairani]
  13.  
  14. Cache Control
  15.   Offset 50-51 - Cache Control
  16.       Cache enable/initialize: %[50:7-6]|cache disable;cache initialize - L2 fill;cache enable;reserved|
  17.       Linear Burst: %[50:5]e        Tag Configuration: %[50:4-3]|8+0;7+1;reserved|
  18.       Backoff CPU: %[51:5]|defer ready return until L2 filled;backoff CPU until L2 filled|
  19.       Cache Size: %[51:1-0]|256K;512K;1M;2M|    SRAM Banks: %[51:3+1]d
  20.   Offset 52 - Non-Cacheable Control
  21.       C0000-C7FFF Cacheable & Write-Protected: %[52:7]Y
  22.       D0000-DFFFF Cacheable & Write-Protected: %[52:6]Y
  23.       E0000-EFFFF Cacheable & Write-Protected: %[52:5]Y
  24.       F0000-FFFFF Cacheable & Write-Protected: %[52:4]Y
  25.       L2 Fill on Single Read: %[52:2]|normal;force (fastest)|
  26.       L2 Write-Thru/Write-Back: %[52:0]|write-thru;write-back|
  27.   Offset 53 - System Performance Control
  28.       Read Around Write: %[53:7]e
  29.       Cache Pipeline Cycle: Read = %[53:6]e    Write = %[53:5]e
  30.       DRAM Read Pipeline Cycle: %[53:4]e
  31.   Offset 55-54 - Non-Cacheable region #1
  32.       Base Address: %[54:15-3<16]xh (%[54:15-3*128]dKb)     Size: %[54:2-0](Range)
  33.   Offset 57-56 - Non-Cacheable region #2
  34.       Base Address: %[56:15-3<16]xh (%[56:15-3*128]dKb)     Size: %[56:2-0](Range)
  35.  
  36. DRAM Control
  37.   Offset 59-58 - DRAM MA (Memory Address) Map Type
  38.       Bank 5/4 MA Map Type: %[60:5-4|58:15-13](EDO_FPG_SDRAM)
  39.       Bank 5/4 Virtual Channel Enable: %[58:12]Y
  40.       Bank 3/2 MA Map Type: %[60:3-2|58:3-1](EDO_FPG_SDRAM)
  41.       Bank 3/2 Virtual Channel Enable: %[58:0]Y
  42.       Bank 1/0 MA Map Type: %[60:1-0|58:7-5](EDO_FPG_SDRAM)
  43.       Bank 1/0 Virtual Channel Enable: %[58:4]Y
  44.   Offset 5F-5A - DRAM Row Ending Addresses
  45.       Offset 5A - Bank 0 Ending: %[5A<23]8xh (%[5A*8]3dMb)
  46.       Offset 5B - Bank 1 Ending: %[5B<23]8xh (%[5B*8]3dMb)
  47.       Offset 5C - Bank 2 Ending: %[5C<23]8xh (%[5C*8]3dMb)
  48.       Offset 5D - Bank 3 Ending: %[5D<23]8xh (%[5D*8]3dMb)
  49.       Offset 5E - Bank 4 Ending: %[5E<23]8xh (%[5E*8]3dMb)
  50.       Offset 5F - Bank 5 Ending: %[5F<23]8xh (%[5F*8]3dMb)
  51.   Offset 60 - DRAM Type
  52.       DRAM Type for Bank 5/4: %[60:5-4](DRAM)
  53.       DRAM Type for Bank 3/2: %[60:3-2](DRAM)
  54.       DRAM Type for Bank 1/0: %[60:1-0](DRAM)
  55.   Offset 61,62,63 - Shadow RAM Control
  56.       C0000h-C3FFFh: %[61:1-0](Shadow)    D0000h-D3FFFh: %[62:1-0](Shadow)
  57.       C4000h-C7FFFh: %[61:3-2](Shadow)    D4000h-D7FFFh: %[62:3-2](Shadow)
  58.       C8000h-CBFFFh: %[61:5-4](Shadow)    D8000h-DBFFFh: %[62:5-4](Shadow)
  59.       CC000h-CFFFFh: %[61:7-6](Shadow)    DC000h-DFFFFh: %[62:7-6](Shadow)
  60.       E0000h-EFFFFh: %[63:7-6](Shadow)    F0000h-FFFFFh: %[63:5-4](Shadow)
  61.       Memory Hole: %[63:3-2]|none;512K-640K;15M-16M (1M);14M-16M (2M)|
  62.       SMI Mapping Control: %[63:1-0]|disable SMI address redirection;allow access DRAM Axxxx-Bxxxx for both
  63.                      normal and SMI cycles;reserved;allow SMI Axxxx-Bxxxx DRAM access|
  64.   Offset 64 - DRAM Timing for Banks 0,1
  65.       if DRAM is EDO/FPG:
  66.     RAS Precharge Time: %[64:7+3]dT        Pulse Width: %[64:6+4]dT
  67.     CAS Pulse Width: Read = %[64:5-4]dT    Write = %[64:3+1]dT
  68.     MA-to-CAS Delay: %[64:2+1]dT        RAS to MA Delay: %[64:1+1]dT
  69.       if DRAM is SDRAM:
  70.     Precharge Command to Activate Command Period, Trp: %[64:7+2]dT
  71.     Activate Command to Precharge Command Period, Tras: %[64:6+5]dT
  72.     CAS Latency: %[64:5-4]|SDRAM 1T or SDRAM-II n/a;SDRAM 2T or SDRAM-II n/a;SDRAM 3T or SDRAM-II 2T,2.5T;SDRAM n/a or SDRAM-II 3T|
  73.     DDR Write Enable (SDRAM-II Only): %[64:3]e
  74.     ACTIVE Command to CMD Command Period: %[64:2+2]dT
  75.     Bank Interleave: %[64:1-0]|no interleave;2-way;4-way;reserved|
  76.   Offset 65 - DRAM Timing for Banks 2,3
  77.       if DRAM is EDO/FPG:
  78.     RAS Precharge Time: %[65:7+3]dT        Pulse Width: %[65:6+4]dT
  79.     CAS Pulse Width: Read = %[65:5-4]dT    Write = %[65:3+1]dT
  80.     MA-to-CAS Delay: %[65:2+1]dT        RAS to MA Delay: %[65:1+1]dT
  81.       if DRAM is SDRAM:
  82.     Precharge Command to Activate Command Period, Trp: %[65:7+2]dT
  83.     Activate Command to Precharge Command Period, Tras: %[65:6+5]dT
  84.     CAS Latency: %[65:5-4]|SDRAM 1T or SDRAM-II n/a;SDRAM 2T or SDRAM-II n/a;SDRAM 3T or SDRAM-II 2T,2.5T;SDRAM n/a or SDRAM-II 3T|
  85.     DDR Write Enable (SDRAM-II Only): %[65:3]e
  86.     ACTIVE Command to CMD Command Period: %[65:2+2]dT
  87.     Bank Interleave: %[65:1-0]|no interleave;2-way;4-way;reserved|
  88.   Offset 65 - DRAM Timing for Banks 4,5
  89.       if DRAM is EDO/FPG:
  90.     RAS Precharge Time: %[66:7+3]dT        Pulse Width: %[66:6+4]dT
  91.     CAS Pulse Width: Read = %[66:5-4]dT    Write = %[66:3+1]dT
  92.     MA-to-CAS Delay: %[66:2+1]dT        RAS to MA Delay: %[66:1+1]dT
  93.       if DRAM is SDRAM:
  94.     Precharge Command to Activate Command Period, Trp: %[66:7+2]dT
  95.     Activate Command to Precharge Command Period, Tras: %[66:6+5]dT
  96.     CAS Latency: %[66:5-4]|SDRAM 1T or SDRAM-II n/a;SDRAM 2T or SDRAM-II n/a;SDRAM 3T or SDRAM-II 2T,2.5T;SDRAM n/a or SDRAM-II 3T|
  97.     DDR Write Enable (SDRAM-II Only): %[66:3]e
  98.     ACTIVE Command to CMD Command Period: %[66:2+2]dT
  99.     Bank Interleave: %[66:1-0]|no interleave;2-way;4-way;reserved|
  100.   Offset 68 - DRAM Control
  101.       SDRAM Open Page Control: %[68:7]|always precharge SDRAM banks when accessing
  102.         EDO/FPG DRAMs;SDRAM banks remain active when accessing
  103.         EDO/FPG banks|
  104.       Bank Page Control: %[68:6]|allow only pages of the same bank active;allow pages of different banks to be active|
  105.       EDO Pipeline Burst Rate: X-2-2-2-%[68:5]|2-2-2-2;3-2-2-2|
  106.       EDO Test Mode: %[68:3]e
  107.       Burst Refresh: %[68:2]e
  108.       System Frequency Divider: CPU/PCI Frequency Ratio %[68:1-0]|2x (66MHz);3x (100MHz);2x (66MHz);2.5x (75/83 MHz)|
  109.   Offset 69 - DRAM Clock select
  110.       DRAM Operating Frequency: Same as %[69:7]|CPU Frequency (66/75/83/100 MHz);AGP Frequency (66 MHz)|
  111.   Offset 6A - DRAM Refresh Counter: %[6A]e, %[6A*16+16]d CPUCLKs (valid if enable)
  112.   Offset 6B - DRAM Arbitration Control
  113.       Arbitration Parking Policy: %[6B:7-6]|park at last bus owner;park at CPU side; park at AGP side;reserved|
  114.       Multi-Page Open: %[6B:0]e
  115.   Offset 6C - SDRAM Control
  116.       DRAM Start Cycle: %[6C:6]|concurrent with cache hit detection (for 66MHz);after cache hit detection (for 100MHz)|
  117.       MD-to-HD Pop: %[6C:5]|normal;add 1T latency for 100MHz|
  118.       DDR Write-to-Read Turnaround: %[6C:4+1]dT turnaround
  119.       Single RW Burst Stop Command: %[6C:3]e
  120.       SDRAM Operation Mode Select: %[6C:2-0](SDRAM_Mode)
  121.   Offset 6D - DRAM Drive Setting
  122.       Delay DRAM read Latch: %[6D:6-5]|disable;0.5 ns;1.0 ns;2.0 ns|
  123.       MD Drive: %[6D:4]|8;6| mA
  124.       SDRAM Command Drive: %[6D:3]|16;24| mA    CAS# Drive: %[6D:1]|8;12| mA
  125.       MA[2:13]/WE# Drive: %[6D:2]|16;24| mA    RAS# Drive: %[6D:0]|16;24| mA
  126.   Offset 6E - ECC Control
  127.       ECC / ECMode select: %[6E:7]|ECC checking and reporting;ECC checking, reporting and correcting|
  128.       Enable (Assert) SERR# on ECC / EC Multi-Bit Error: %[6E:5]Y
  129.       Enable (Assert) SERR# on ECC / EC Single-Bit Error: %[6E:4]Y
  130.       ECC / EC Enable Bank 5/4 (DIMM 2): %[6E:2]e
  131.       ECC / EC Enable Bank 3/2 (DIMM 1): %[6E:1]e
  132.       ECC / EC Enable Bank 1/0 (DIMM 0): %[6E:0]e
  133.   Offset 6F - ECC Status
  134.       Multi-Bit Error Detected: %[6F:7]Y    DRAM Bank: %[6F:6-4]d
  135.       Single-Bit Error Detected: %[6F:3]Y    DRAM Bank: %[6F:2-0]d
  136.  
  137. PCI Bus #1 Control
  138.   Offset 70 - PCI Buffer Control
  139.       CPU to PCI Post-Write: %[70:7]e
  140.       PCI Master to DRAM Post-Write: %[70:6]e
  141.       CPU-to-PCI Prefetch: %[70:5]e
  142.       PCI Master to DRAM Prefetch Disable: %[70:4]e
  143.       PCI Master Read Caching: %[70:2]e
  144.       Delay Transaction: %[70:1]e
  145.   Offset 71,72 - CPU to PCI Flow Control
  146.       Dynamic Burst: %[71:7]e        PCI I/O Cycle Post Write: %[71:4]e
  147.       Byte Merge: %[71:6]e           PCI Burst: %[71:3]e
  148.       PCI Fast Back-to-Back Write: %[71:2]e
  149.       Quick Frame Generation: %[71:1]e
  150.       1 Wait State PCI Cycles: %[71:0]e
  151.       Retry Status: retry occured %[72:7]|less;more| than retry limit (see Retry Limit)
  152.       Retry Timeout Action: %[72:6]|retry forever (record status only);flush buffer for write or return all 1s for read|
  153.       Retry Limit: retry %[72:5-4]|2;16;4;64| times
  154.       Clear Failed Data and Continue Retry: %[72:3]|flush the entire post-write buffer;when data is posting and master (or
  155.         target) abort fails, pop the failed data if any, and keep posting|
  156.       CPU Backoff on PCI Read Retry Failure: %[72:2]e
  157.       Reduce 1T for FRAME# Generation: %[72:1]e
  158.   Offset 73,74 - PCI Master Control
  159.       PCI Master 1-Wait-State Write: %[73:6]|zero;one| wait state TRDY# response
  160.       PCI Master 1-Wait-State Read: %[73:5]|zero;one| wait state TRDY# response
  161.       Prefetch Disable: %[73:4]e
  162.       Assert STOP# after PCI Master Write Timeout: %[73:3]e
  163.       Assert STOP# after PCI Master Read Timeout: %[73:2]e
  164.       LOCK# Function: %[73:1]e
  165.       PCI Master Broken Timer Enable: %[73:0]e
  166.       PCI Master Read Prefetch by Enhance Command: %[74:7]|always prefetch;prefetch only if enhance
  167.         command|
  168.       PCI Master Write Merge: %[74:6]e
  169.   Offset 75,76 - PCI Arbitration
  170.       Arbitration Mechanism: %[75:7]|PCI has priority;fair arbitration between PCI and CPU|
  171.       Arbitration Mode: %[75:6]|REQ-based (at the end of REQ#);frame-based (at #FRAME assertion)|
  172.       Latency Timer: %[75:5-4]d
  173.       PCI Master Bus Time-Out (0 means disable): %[75:3-0*32]d
  174.       PCI #2 Master Access PCI #1 Retry Disconnect: %[76:7]e
  175.       CPU Latency Timer Bit-0: %[76:6]|CPU has at least 1 PCLK time slot when CPU has
  176.         PCI bus;CPU has no time slot|
  177.       Master Priority Rotation Control: Grant CPU after every %[76:5-4]d PCI master 
  178.         grant(s)
  179.   Offset 78 - PMU Control 
  180.       I/O Port 22 Access: CPU access to I/O address 22h is %[78:7]|passed on to PCI bus;processed internally|
  181.       Suspend Refresh Type: %[78:6]|CBR;self| refresh
  182.       Normal Refresh: %[78:5]|suspend refresh using SUSCLK;normal resresh|
  183.       Dynamic Clock Control: %[78:4]|normal (clock is always running);clock to various internal functional blocks is 
  184.         disabled when those blocks are not being used|
  185.       GCKRUN# De-assertion: GCKRUN# %[78:3]|always low;could be high due to PCKRUN#|
  186.       PCKRUN# / GCKRUN# Pin Control: %[78:1]e
  187.       Memory Clock Enable (CKE) Function: %[78:0]e
  188.  
  189. Graphics Address Relocation Table (GART) / Graphics Aperture (GA) Control
  190.   Offset 83-80 - GART/TLB Control
  191.       Flush Page TLB: %[80:7]e
  192.       PCI#1 Master Address Translation for GA Access: %[80:3]e
  193.       PCI#2 Master Address Translation for GA Access: %[80:2]e
  194.       CPU Address Translation for GA Access: %[80:1]e
  195.       AGP Address Translation for GA Access: %[80:0]e
  196.   Offset 84 - Graphics Aperture Size: %[84:7-5](GA_SIZE) (%[88:1]ed)
  197.   Offset 8B-88 - GA Translation Table Base
  198.       Graphics Aperture Translation Table Base: %[88:31-12]8x
  199.       PCI Master Directly Accesses DRAM if in GART Range: %[88:2]e
  200.       Translation Table is %[88:0]|;non-|cacheable
  201. !end
  202.  
  203. !enum Range
  204.  disabled
  205.  64K
  206.  128K
  207.  256K
  208.  512K
  209.  1M
  210.  2M
  211.  4M
  212. !end
  213.  
  214. !enum DRAM
  215.  Fast Page Mode DRAM (FPG)
  216.  EDO DRAM (EDO)
  217.  SDRAM Double Data Rate (DDR SDRAM-II)
  218.  SDRAM Single Data Rate (SDR SDRAM)
  219. !end
  220.  
  221. !enum EDO_FPG_SDRAM
  222.  8-bit Column Address
  223.  9-bit Column Address
  224.  10-bit Column Address
  225.  11-bit Column Address
  226.  12-bit Column Address
  227.  reserved
  228.  reserved
  229.  reserved
  230.  16Mbit SDRAM
  231.  16Mbit SDRAM
  232.  16Mbit SDRAM
  233.  16Mbit SDRAM
  234.  64Mbit SDRAM
  235.  reserved
  236. !end
  237.  
  238. !enum SDRAM_Mode
  239.  normal
  240.  NOP command enable
  241.  All-Banks-Precharge command enable
  242.  MSR enable
  243.  CRB cycle enable
  244.  reserved
  245. !end
  246.  
  247. !enum GA_SIZE
  248.  256M
  249.  invalid
  250.  invalid
  251.  invalid
  252.  128M
  253.  invalid
  254.  64M
  255.  32M or less
  256. !end
  257.  
  258. !enum Shadow
  259.  read/write disable
  260.  write enable    \
  261.  read enable    \
  262.  read/write enable
  263. !end
  264.  
  265. %! end of file
  266.  
  267.