home *** CD-ROM | disk | FTP | other *** search
/ OS/2 Shareware BBS: 11 Util / 11-Util.zip / pcicf119.zip / 11060585.PCI < prev    next >
Text File  |  1999-01-03  |  14KB  |  272 lines
  1. %! Detailed register description file for PCICFG.EXE
  2. %!
  3. %! Filename 11060585.PCI -- VIA VT82C585VPX Host Bus-PCI Bridge
  4. %! Last Edit 20sep98 by Denis Vlasenko
  5. %!
  6. %! Source: 580VPX.PDF file from VIA WWW site.
  7. %! Very detailed. All registers dumped in binary and all bits shown.
  8. %!
  9. %! '%!??' - doubtful and/or untested places.
  10.  
  11. !begin
  12. VIA VPX Host Bus-PCI Bridge registers in detail:        [by Denis Vlasenko]
  13.  
  14. (50) Cache Control 1                    %[50]8b
  15.     7-6 Cache Enable:                   %[50:7-6]|00 disabled;01 init;10 enabled;11 reserved|
  16.       5 Linear Burst Enabled:        %[50:5]Y
  17.     4-3 Tag Configuration:              %[50:4-3]|00 8 tag bits, no dirty bit;01 7 tag bits + dirty bit;10 10 tag bits, no dirty bit;11 9 tag bits + dirty bit|
  18.       2 SDRAM Interface Select:         %[50:2]|0 CWE[0-7]#;1 GWE#, BWE#, SCASx#, SRASx#, SWEx#|
  19.                 (Selects the function of pins 90-93 and 73-76)
  20.     1-0 SRAM Type:                      %[50:1-0]|00 no SRAM;01 reserved;10 burst SRAM;11 pipelined burst SRAM|
  21.  
  22. (51) Cache Control 2                    %[51]8b
  23.     7-6 Reserved:                       %[51:7-6]2b
  24.       5 Backoff CPU:                    %[51:5]|0 defer ready return until L2 is filled;1 backoff CPU until L2 is filled|
  25.       4 Reserved:                       %[51:4]1b
  26.       3 SRAM Banks:            %[51:3]|1 bank;2 banks|
  27.       2 Reserved:                       %[51:2]1b
  28.     1-0 Cache Size:                     %[51:1-0]|00 256K;01 512K;10 1M;11 2M|
  29.  
  30. (52) Non-Cacheable Control              %[52]8b
  31.         Cacheable & Write-Protected:
  32.       7 C0000-C7FFF:            %[52:7]Y
  33.       6 D0000-DFFFF:            %[52:6]Y
  34.       5 E0000-EFFFF:            %[52:5]Y
  35.       4 F0000-FFFFF:            %[52:4]Y
  36.       3 Reserved:                       %[52:3]1b
  37.       2 L2 fill:                        %[52:2]|0 normal;1 forced (ignores CPU CACHE#)|
  38.       1 Reserved:                       %[52:1]1b
  39.       0 L2 mode:                        %[52:0]|0 write-back;1 write-through|
  40.  
  41. (53) System Performance Control         %[53]8b
  42.       7 Read Around Write:        %[53:7]ed
  43.       6 Cache Read Pipeline Cycle:    %[53:6]ed
  44.       5 Cache Write Pipeline Cycle:    %[53:5]ed
  45.       4 DRAM Pipeline Cycle:        %[53:4]ed
  46.       3 PCI Master Peer Concurrency:    %[53:3]ed
  47.     2-0 Reserved:                       %[53:2-0]3b
  48.  
  49. (54-55) Non-Cacheable Region #1         %[54]8b %[55]8b         %!?? VIA's pdf says: 54:15-8 Base Address MSBs - A<28:21>
  50.    15-3 Address:                        %[54|55:7-3<16]8x hex   %!                   55:7-3  Base Address LSBs - A<20:16>
  51.     2-0 Size:                           %[55:2-0](RegionSize)   %!                   55:2-0  Range (Region Size)
  52.  
  53. (56-57) Non-Cacheable Region #2         %[56]8b %[57]8b         %!?? Similar to above
  54.    15-3 Address:                        %[56|57:7-3<16]8x hex
  55.     2-0 Size:                           %[57:2-0](RegionSize)
  56.  
  57. (58) DRAM Configuration 1               %[58]8b
  58.     7-5 Bank 0/1 MA Map Type (EDO/FPG): %[58:7-5](EDOmapType)
  59.         Bank 0/1 MA Map Type (SDRAM):   %[58:7]|0xx 16Mbit SDRAM;1xx 64Mbit SDRAM|
  60.       4 Reserved:                       %[58:4]1b
  61.     3-1 Bank 2/3 MA Map Type (EDO/FPG): %[58:3-1](EDOmapType)
  62.         Bank 2/3 MA Map Type (SDRAM):   %[58:3]|0xx 16Mbit SDRAM;1xx 64Mbit SDRAM|
  63.       0 Reserved:                       %[58:1]1b
  64.  
  65. (59) DRAM Configuration 2               %[59]8b
  66.     7-5 Bank 4/5 MA Map Type (EDO/FPG): %[59:7-5](EDOmapType)
  67.         Bank 4/5 MA Map Type (SDRAM):   %[59:7]|0xx 16Mbit SDRAM;1xx 64Mbit SDRAM|
  68.     4-3 Reserved:                       %[59:4-3]2b
  69.     2-0 Last Bank DRAM Populated:       %[59:2-0]|000 bank 0;001 bank 1;010 bank 2;011 bank 3;100 bank 4;101 bank 5;11x reserved|
  70.  
  71. (5A) Bank 0 Ending (HA[29:22]):         %[5A]8b %[5A<2]4dMb
  72. (5B) Bank 1 Ending (HA[29:22]):         %[5B]8b %[5B<2]4dMb
  73. (5C) Bank 2 Ending (HA[29:22]):         %[5C]8b %[5C<2]4dMb
  74. (5D) Bank 3 Ending (HA[29:22]):         %[5D]8b %[5D<2]4dMb
  75. (5E) Bank 4 Ending (HA[29:22]):         %[5E]8b %[5E<2]4dMb
  76. (5F) Bank 5 Ending (HA[29:22]):         %[5F]8b %[5F<2]4dMb
  77.  
  78. (60) DRAM Type                          %[60]8b
  79.     7-6 Reserved:                       %[60:7-6]2b
  80.     5-4 DRAM Type for Bank 4/5:         %[60:5-4](DRAMtype)
  81.     3-2 DRAM Type for Bank 2/3:         %[60:3-2](DRAMtype)
  82.     1-0 DRAM Type for Bank 0/1:         %[60:1-0](DRAMtype)
  83.  
  84. (61) Shadow RAM Control 1               %[61]8b
  85.     7-6 CC000h-CFFFFh:                  %[61:7-6](Shadow)
  86.     5-4 C8000h-CBFFFh:                  %[61:5-4](Shadow)
  87.     3-2 C4000h-C7FFFh:                  %[61:3-2](Shadow)
  88.     1-0 C0000h-C3FFFh:                  %[61:1-0](Shadow)
  89.  
  90. (62) Shadow RAM Control 2               %[62]8b
  91.     7-6 DC000h-DFFFFh:                  %[62:7-6](Shadow)
  92.     5-4 D8000h-DBFFFh:                  %[62:5-4](Shadow)
  93.     3-2 D4000h-D7FFFh:                  %[62:3-2](Shadow)
  94.     1-0 D0000h-D3FFFh:                  %[62:1-0](Shadow)
  95.  
  96. (63) Shadow RAM Control 3               %[63]8b
  97.     7-6 E0000h-EFFFFh                   %[63:7-6](Shadow)
  98.     5-4 F0000h-FFFFFh                   %[63:5-4](Shadow)
  99.     3-2 Memory Hole                     %[63:3-2]|00 none;01 512K-640K;10 15M-16M (1M);11 14M-16M (2M)|
  100.       1 SMI Redirect to A0000h-BFFFFh:    %[63:1]ed
  101.       0 I/O in A0000h-BFFFFh:           %[63:0]|0 accesses VGA;1 accesses DRAM (not VGA!)|
  102.  
  103. (64) DRAM Reference Timing (FPG Only)   %[64]8b
  104.     7-6 RAS Precharge Time:             %[64:7-6]|00 2T;01 3T;10 4T;11 6T|
  105.     5-4 RAS Pulse Width:                %[64:5-4]|00 3T;01 4T;10 5T;11 6T|
  106.     3-2 CAS Read Pulse Width:           %[64:3-2]|00 1T;01 2T (FPG), 1T (EDO);10 3T (FPG), 2T (EDO);11 4T (FPG), 3T (EDO)|
  107.       1 CAS Write Pulse Width:          %[64:1]|0 1T;1 2T|
  108.       0 Column Address to CAS Delay:    %[64:0]|0 1T;1 2T|
  109.                 (see also 67:7)
  110.  
  111. (65) DRAM Timing Control 1 (EDO/SDRAM)  %[65]8b
  112.     7-6 Page Mode Control:              %[65:7-6]|00 page closes after access;01 reserved;10 page stays open after access;11 page closes if CPU is idle|
  113.       5 Fast DRAM Decoding Enable:      %[65:5]|0 end of second T2;1 end of first T2|
  114.       4 EDO Leadoff Cycle Reduction:    %[65:4]|0 normal leadoff cycle;1 reduce leadoff cycle by 1T|
  115.       3 DRAM Data Latch Delay:          %[65:3]|0 latch DRAM data 1 cycle before CPU;1 latch DRAM data 1/2 cycle before CPU|
  116.       2 Pin 88 Function Select:         %[65:2]|0 DB32;1 TA9|
  117.       1 Reserved:                       %[65:1]1b
  118.       0 Relaxed DRAM Read Cycle Latency:%[65:0]|0 DRAM decoding time is end of T2;1 DRAM decoding time is the end of the second T2 if the write-buffer is not empty|
  119.  
  120. (66) DRAM Timing Control 2 (EDO/SDRAM)  %[66]8b
  121.       7 EDO Test Mode Enable:           %[66:7]|0 normal mode;1 test mode|
  122.       6 Reserved:                       %[66:6]1b
  123.  5,6C:3 SDRAM CAS Latency:              %[66:5|6C:3]|00 latency is 2;<>00 latency is 3|
  124.       4 Reserved:                       %[66:4]1b
  125.       3 Turbo EDO Mode Enable:          %[66:3]|0 -2-2-2 two-cycle burst;1 -1-1-1 one-cycle burst|
  126.       2 DRAM-to-CPU FIFO Control:       %[66:2]|0 -1-1-1 to pop data from FIFO to CPU;1 -2-2-2 to pop data from FIFO to CPU|
  127.       1 SDRAM RAS-Precharge Reduction:  %[66:1]|0 use 64:7-6 for RAS-precharge time;1 reduce 64:7-6 RAS precharge time by 1T|
  128.       0 SDRAM RAS-to-CAS Delay Reduct.: %[66:0]|0 use 64:0 for col addr to CAS delay;1 column address to CAS delay is 1T|
  129.  
  130. (67) 32-Bit DRAM Width                  %[67]8b
  131.       7 RAS to Column Address Delay:    %[67:7]|0 1T;1 2T|
  132.       6 NA# Delay:                      %[67:6]|0 no NA# delay, 3-1-1-1-2-1-1-1;1 delay NA# 1T, 3-1-1-1-3-1-1-1|
  133.                 (This bit only applies when 2 banks of PBSRAM are installed.)
  134.       5 Bank 5 Width:                   %[67:5]|0 64 bit;1 32 bit|
  135.       4 Bank 4 Width:                   %[67:4]|0 64 bit;1 32 bit|
  136.       3 Bank 3 Width:                   %[67:3]|0 64 bit;1 32 bit|
  137.       2 Bank 2 Width:                   %[67:2]|0 64 bit;1 32 bit|
  138.       1 Bank 1 Width:                   %[67:1]|0 64 bit;1 32 bit|
  139.       0 Bank 0 Width:                   %[67:0]|0 64 bit;1 32 bit|
  140.  
  141. (68) Reserved (Do Not Program)          %[68]8b
  142.     7-4 Reserved (do not program):      %[68:7-4]4b
  143.       3 Pin 126 Function Select:        %[68:3]|0 remains high all the time;1 pin 126 is MA12 for 64Mb DRAM support|
  144.                 (0 - backward compatibility with VP)
  145.     2-0 Reserved (do not program):      %[68:2-0]3b
  146.  
  147. (69) Reserved (Do Not Program)          %[69]8b
  148.  
  149. (6A) Refresh Counter:                   %[6A]dx16 CPUCLKs
  150.                 (When set to 0, DRAM refresh is disabled)
  151.  
  152. (6B) Refresh Control                    %[6B]8b
  153.       7 CBR (CAS-before-RAS) Refresh:    %[6B:7]ed
  154.       6 Burst Refresh (Burst 4 Times):    %[6B:6]ed
  155.     5-3 Reserved:                       %[6B:5-3]3b
  156.       2 Extended Timing:                %[6B:2]|0 normal timing;1 force 2T from MA to RAS# and CAS# falling for all cases|
  157.     1-0 Reserved:                       %[6B:1-0]2b
  158.  
  159. (6C) SDRAM Control                      %[6C]8b
  160.       7 SDRAM Interleave (64Mbit only): %[6C:7]|0 2-bank interleave;1 4-bank interleave|
  161.                 (16Mbit can have 2-bank interleave only)
  162.       6 SDRAM Burst Write:        %[6C:6]ed
  163.       5 SDRAM Bank Interleave Enable:    %[6C:5]ed
  164.       4 Reserved:                       %[6C:4]1b
  165.  3,66:5 SDRAM CAS Latency:              %[6C:3|66:5]|00 latency is 2;<>00 latency is 3|
  166.     2-0 SDRAM Operation Mode Select:    %[6C:2-0]|000 normal;001 NOP command enabled;010 all-banks-precharge command enabled;011 CPU-to-DRAM cycles conv to commands;100 CBR cycle enabled;101 reserved;11x reserved|
  167.  
  168. (6D) DRAM Control Drive Strength        %[6D]8b
  169.       7 Bank Decoding Test:             %[6D:7]1b
  170.       6 MA[0:1] Drive:                  %[6D:6]|0 12mA;1 24mA|
  171.       5 Duplicate Copy of MA[0:1]:      %[6D:5]|0 RAS5# RAS4# bit 0;1 MA1 MA0 bit 6|
  172.       4 Force SMM Mode:                 %[6D:4]1b
  173.       3 SDRAM Command Drive:            %[6D:3]|0 12mA;1 24mA|
  174.       2 MA[2:13] / WE# Drive:           %[6D:2]|0 12mA;1 24mA|
  175.       1 CAS# Drive:                     %[6D:1]|0  8mA;1 12mA|
  176.       0 RAS# Drive:                     %[6D:0]|0 12mA;1 24mA|
  177.  
  178. (70) PCI Buffer Control                 %[70]8b
  179.       7 CPU to PCI Post-Write:        %[70:7]ed
  180.       6 PCI Master to DRAM Post-Write:    %[70:6]ed
  181.       5 PCI Master to DRAM Prefetch:    %[70:5]ed
  182.     4-2 Reserved:                       %[70:4-2]3b
  183.       1 PCI Retry for CPU QW Access:    %[70:1]ed
  184.       0 PCI Master Flushes PCI Buffer:  %[70:0]|0 yes;1 no|
  185.  
  186. (71) CPU to PCI Flow Control 1          %[71]8b
  187.     7,3 CPU writes burst on PCI:        %[71:7|71:3]|00 PCI bursts disabled;01 only burst writes;1x all writes burst if possible|
  188.       6 Byte Merge:            %[71:6]ed
  189.       5 Reserved:                       %[71:5]1b
  190.       4 PCI I/O Cycle Post Write:    %[71:4]ed
  191.       2 PCI Fast Back-to-Back Write:    %[71:2]ed
  192.       1 Quick Frame Generation:     %[71:1]ed
  193.       0 1 Wait State PCI Cycles:    %[71:0]ed
  194.  
  195. (72) CPU to PCI Flow Control 2          %[72]8b
  196.       7 Retry Status over 16/64 Times:  %[72:7]|0 no retry occurred;1 retry occurred (write 1 to clear)|
  197.       6 Retry Timeout Action:           %[72:6]|0 retry forever;1 flush buffer/return FFFFFFFF for read|
  198.     5-4 Retry Count and Retry Backoff:  %[72:5-4]|00 retry 2 times, back off CPU;01 retry 16 times;10 retry 4 times, back off CPU;11 retry 64 times|
  199.       3 Clear Failed Data and Continue Retry:   %[72:3]|0 disabled;1 keep posting|
  200.       2 CPU Backoff on PCI Read Retry Failure:  %[72:2]|0 disabled;1 backoff CPU|
  201.       1 Reduce 1T for FRAME# Generation:    %[72:1]ed
  202.       0 Reduce 1T for CPU Read PCI Slave:       %[72:0]|0 disabled;1 enabled (bypass TRDY# to LRDY#)|
  203.  
  204. (73) PCI Master Control 1               %[73]8b
  205.       7 Local Memory Decoding:          %[73:7]|0 fast (address phase);1 slow (first data phase)|
  206.       6 PCI Master 1-Wait-State Write:  %[73:6]|0 zero wait state TRDY# response;1 one wait state TRDY# response|
  207.       5 PCI Master 1-Wait-State Read:   %[73:5]|0 zero wait state TRDY# response;1 one wait state TRDY# response|
  208.       4 Reserved:                       %[73:4]1b
  209.         Assert STOP#...
  210.       3 ..after PCI Master Wrt Timeout: %[73:3]ed
  211.       2 ..after PCI Master Read Timeout:%[73:2]ed
  212.       1 LOCK# Function:         %[73:1]ed
  213.       0 PCI Master Broken Timer Enable: %[73:0]ed
  214.                 (Enabled - force into arbitration when there is no
  215.                  FRAME# 16 PCICLK's after the GRANT)
  216.  
  217. (74) PCI Master Control 2               %[74]8b
  218.       7 PCI Enhance Command Support:    %[74:7]ed
  219.       6 PCI Master Single Write Merge:    %[74:6]ed
  220.     5-0 Reserved:                       %[74:5-0]6b
  221.  
  222. (75) PCI Arbitration 1                  %[75]8b
  223.       7 Arbitration Mechanism:          %[75:7]|0 PCI has priority;1 fair arbitration between PCI and CPU|
  224.       6 Arbitration Mode:               %[75:6]|0 REQ-based (arbitrate at end of REQ#);1 frame-based (arbitrate at end of each FRAME#)|
  225.     5-4 Reserved:                       %[75:5-4]2b
  226.     3-0 PCI Master Bus Time-Out:        %[75:3-0]dx32 PCICLKs
  227.                 (force into arbitration after a period of time)
  228.                 (0 - disable)
  229.  
  230. (76) PCI Arbitration 2                  %[76]8b
  231.       7 Master Priority Rotation Enable:%[76:7]|0 disabled (arbitration per 75:7);1 enabled (arbitration per 76:5-4)|
  232.       6 Reserved:                       %[76:6]1b
  233.     5-4 Master Priority Rotation Ctrl:  %[76:5-4]|00 disabled (arbitration per 75:7);01 grant to CPU after every PCI master grant;10 grant to CPU after every 2 PCI master grants;11 grant to CPU after every 3 PCI master grants|
  234.     3-0 Reserved:                       %[76:3-0]4b
  235. !end
  236.  
  237. !enum EDOmapType
  238.   000 8-bit column address
  239.   001 9-bit column address
  240.   010 10-bit column address
  241.   011 11-bit column address
  242.   100 12-bit column address
  243.   101 reserved
  244.   11x reserved
  245. !end
  246.  
  247. !enum RegionSize
  248.   000 region disabled
  249.   001 64K
  250.   010 128K
  251.   011 256K
  252.   100 512K
  253.   101 1M
  254.   110 2M
  255.   111 4M
  256. !end
  257.  
  258. !enum DRAMtype
  259.   00 Fast Page Mode DRAM
  260.   01 EDO DRAM
  261.   10 reserved
  262.   11 Synchronous DRAM
  263. !end
  264.  
  265. !enum Shadow
  266.   00 read/write disabled
  267.   01 write enabled
  268.   10 read enabled
  269.   11 read/write enabled
  270. !end
  271.  
  272.