home *** CD-ROM | disk | FTP | other *** search
/ Magazyn Enter 1999 January / enter_01_1999_2.iso / BIOS / ctchip34 / SHASTA.CFG < prev    next >
Text File  |  1993-12-23  |  15KB  |  461 lines
  1. ;********************************************************************
  2. NAME=HT321; HTK340 Shasta 486  HT321 Register Descriptions
  3. ;********************************************************************
  4.  
  5. INDEXPORT=28h
  6. DATENPORT=24h
  7.  
  8.  
  9. ;********************************************************************
  10. INDEX=00h       ;Chip/Revision Identifier, Read Only
  11. ;********************************************************************
  12.  
  13. BIT=7654    ;=Chip Identifier (0 = HT321)
  14.  
  15. BIT=3210    ;=Chip Revision Indicator - (0=Rev A,1=Rev.B, 3=Rev D)
  16.  
  17. ;********************************************************************
  18. INDEX=01h       ;System Clocking (Reset State = 00H), R/W
  19. ;********************************************************************
  20.  
  21. BIT=7654        ; Reserved. Always program to 0
  22.  
  23. BIT=3210        ;ISA Speed Set
  24.         0000=HCLK frequency = 66 MHz
  25.         0001=HCLK frequency = 66 MHz
  26.         0010=HCLK frequency = 66 MHz
  27.         0011=HCLK frequency = 66 MHz
  28.         0100=HCLK frequency = 50 MHz
  29.         0101=HCLK frequency = 40 MHz
  30.         0110=HCLK frequency = 33 MHz
  31.         0111=HCLK frequency = 25 MHz
  32.         1000=HCLK frequency = 20 MHz
  33.         1001=HCLK frequency = 16 MHz
  34.         1010=Reserved, Do Not Program
  35.         1011=Reserved, Do Not Program
  36.         1100=Reserved, Do Not Program
  37.         1101=Reserved, Do Not Program
  38.         1110=Reserved, Do Not Program
  39.         1111=Reserved, Do Not Program
  40.  
  41. ;********************************************************************
  42. INDEX=02h    ;System Parameters (Reset State = 00H), R/W
  43. ;********************************************************************
  44.  
  45. BIT=76  ;I/O-Recovery  (Rev. D or later)
  46. ;                  ; minimum = 1,5 BCLKs +
  47.         00= 0 additional BCLKs
  48.         01= 1 additional BCLKs
  49.         10= 3 additional BCKLs
  50.         11= 7 additional BCLKs
  51.  
  52.  
  53. BIT=5   ;PARITY_OVERRIDE
  54.         0=Parity Error Override OFF
  55.         1=Parity Error Override ON
  56.  
  57. BIT=43  ;CYCLE_WIDTH
  58.         00=Backplane Cycle Time = 6 BCLKs (ISA Default)
  59.         01=Backplane Cycle Time = 5 BCLKs
  60.         10=Backplane Cycle Time = 4 BCLKs
  61.         11=Backplane Cycle Time = 3 BCLKs
  62.  
  63. BIT=2   ;0/1 Port 92 Functionality
  64.  
  65. BIT=1   ;IO_DECODE
  66.         0=10-Bit I/O decoding enabled
  67.         1=16-Bit I/O decoding enabled
  68.  
  69. BIT=0   ;0/1 POSTED Backplane MEMWN cycles
  70.  
  71. ;********************************************************************
  72. INDEX=04h       ;Co-Processor (Reset State - 00H), R/W***
  73. ;********************************************************************
  74.  
  75. BIT=76543       ; Reserved. Always program to 0
  76.  
  77. BIT=2   ;SOFT_NPU_R
  78.         0=Software Co-Processor RESET not blocked (386 only)
  79.         1=Software Co-Processor RESET blocked     (386 only)
  80.  
  81. BIT=1   ;WEITEK_IN
  82.         0=Weitek Co-Processor not installed
  83.         1=Weitek Co-Processor installed
  84.  
  85. BIT=0   ;387_IN
  86.         0=80387 Co-Processor not installed
  87.         1=80387 Co-Processor installed
  88.  
  89. ;********************************************************************
  90. INDEX=06h       ;DMA (Reset State = 00H), R/W
  91. ;********************************************************************
  92.  
  93. BIT=7   ; Reserved. Always program to 0.
  94.  
  95. BIT=6   ;1/0 IOCHRDY during Master Cycle (Rev.C or later)
  96. ;                  ;kann Busmaster, etwa Adaptec "ausbremsen"
  97.  
  98. BIT=5   ;0/1 Fast Sample DMA
  99. ;           ;enabled only for 16 .. 20 MHz 486
  100.  
  101. BIT=43  ;DMA_WS
  102.         00=DMA Wait states = 3
  103.         01=DMA Wait states = 2
  104.         10=DMA Wait states = 1
  105.         11=DMA Wait states = 0
  106.  
  107. BIT=2   ;0/1 DMA FLOW_THRU Mode
  108. ;                  ;=> 1 if write buffer enabled
  109. ;                  ; corresponds to Index 2Bh, Bit 4
  110.  
  111. BIT=1   ;0/1 Extended DMA Page Registers
  112.  
  113. BIT=0   ;DMA_CLK
  114.         0=DMA Clock = BCLK divided by 2
  115.         1=DMA Clock = BCLK inverted
  116.  
  117. ;********************************************************************
  118. INDEX=07h ; EPROM (Reset State = 00H), R/W
  119. ;********************************************************************
  120.  
  121. BIT=76  ; Reserved. Always program to 0
  122.  
  123. BIT=5   ;0/1 EADS CACHE Invalidation for EPROM Writes (Rev.D or later)
  124. BIT=4   ;0/1 ROMEN for EPROM Writes (Rev.C or later)
  125. BIT=3   ;0/1 Middle BIOS region of 64K space (below 16 Mb)
  126.  
  127. BIT=2   ;ROM_SIZE
  128.         0= ROM size = 64 K
  129.         1= ROM size = 128 K
  130.  
  131. BIT=1   ;V_BIOS_ADD
  132.         0=Video BIOS separate from System BIOS
  133.         1=Video BIOS together with System BIOS in same physical device
  134.  
  135. BIT=0   ;ROM_ACCESS_T
  136.         0=250nSec ROM Output Enable pulse duration
  137.         1=125nSec ROM Output Enable pulse duration
  138.  
  139. ;********************************************************************
  140. INDEX=08h       ;I/O and MEMORY MAP HOLES (Reset State = 00H), R/W
  141. ;********************************************************************
  142.  
  143. BIT=765 ; Reserved. Always program to 0
  144.  
  145. BIT=4   ; Reserved. Always program to 0
  146.  
  147. BIT=3   ;0/1 I/O Map Hole-A
  148.  
  149. BIT=2   ; Reserved. Always program to 0
  150.  
  151. BIT=1   ;0/1 Memory Map Hole-B
  152.  
  153. BIT=0   ; Reserved. Always program to 0
  154.  
  155. ;********************************************************************
  156. INDEX=10h    ;I/O HOLE-A LOW ADDRESS (Reset State = 00H), R/W
  157. ;********************************************************************
  158.  
  159. BIT=76543210 ;=Start Address of I/O HOLE-A (Address 11 DOWN to 4)
  160.  
  161. ;********************************************************************
  162. INDEX=11h    ;I/O HOLE-A HIGH ADDRESS (Reset State = 00H), R/W
  163. ;********************************************************************
  164.  
  165. BIT=76543210 ;=End Address of I/O HOLE-A (Address 11 DOWN to 4)
  166.  
  167. ;********************************************************************
  168. INDEX=19h ;MEM HOLE-B START ADDRESS, LOWER (Reset State = 00H), R/W
  169. ;********************************************************************
  170.  
  171. BIT=76543210 ;=Address of MEM HOLE-B Start (Address 21 DOWN to 14)
  172.  
  173. ;********************************************************************
  174. INDEX=1Ah ;MEM HOLE-B START ADDRESS, UPPER (Reset Stste = 00H), R/W
  175. ;********************************************************************
  176.  
  177. BIT=76      ; Reserved. Always program to 0
  178.  
  179. BIT=543210  ;=Address of MEM HOLE-B Start (Address 27 DOWN to 22)
  180.  
  181. ;********************************************************************
  182. INDEX=1Ch  ;MEM HOLE-B END ADDRESS, LOWER (Reset State = 00h) , R/W
  183. ;********************************************************************
  184.  
  185. BIT=76543210 ;=Address of MEM HOLE-B End (Address 21 DOWN to 14)
  186.  
  187. ;********************************************************************
  188. INDEX=1Dh  ;MEM HOLE-B END ADDRESS, UPPER (Reset State = 00H) , R/W
  189. ;********************************************************************
  190.  
  191. BIT=76      ; Reserved. Always program to 0
  192.  
  193. BIT=543210  ;=Address of MEM HOLE-B End (address 27 DOWN to 22)
  194.  
  195.  
  196. ;********************************************************************
  197. NAME=HT342  ;HTK340 Shasta 486  HT342 Register Descriptions
  198. ;********************************************************************
  199.  
  200. INDEXPORT=28h
  201. DATENPORT=24h
  202. ;********************************************************************
  203. INDEX=20h       ;Identifier Port Read (Write Ignored)
  204. ;********************************************************************
  205.  
  206. BIT=7654        ;0010=DRAM controller identifier
  207.  
  208. BIT=3210        ;0000=Revision number (0=Rev. A)
  209.  
  210. ;********************************************************************
  211. INDEX=21h   ;Feature Port (Reset State = 00H) Read (Write Ignored)
  212. ;********************************************************************
  213.  
  214. BIT=76543210    ; Reserved
  215.  
  216. ;********************************************************************
  217. INDEX=24h       ;DRAM Options Port #1 (Reset Staste = 00H), R/W
  218. ;********************************************************************
  219.  
  220. BIT=7   ;0/1 Staggered Refresh
  221.  
  222. BIT=6   ;REFRESH_TYPE
  223.         0=RAS Only Refresh
  224.         1=CAS Before RAS Refresh
  225.  
  226. BIT=5   ;0/1 DRAM Paging
  227.  
  228. BIT=432 CAS INTERLEAVE
  229.         000=No interleave
  230.         001=2-way interleave on LOW Banks
  231.         010=2-way interleave on HIGH Banks
  232.         011=2-way interleave on Both LOW and HIGH Banks
  233.         100=4-way interleave
  234.         101=Reserved. Do not program
  235.         110=Reserved. Do not program
  236.         111=Reserved. Do not program
  237.  
  238. BIT=10  ;BANKS
  239.         00=1 bank
  240.         01=2 banks
  241.         10=3 banks
  242.         11=4 banks
  243.  
  244. ;********************************************************************
  245. INDEX=25h       ;DRAM Options Port #2 (Reset State = 00H)
  246. ;********************************************************************
  247.  
  248. BIT=76  ;Type of DRAMs in bank 3
  249.     00=256K DRAM type
  250.         01=1Mb DRAM type
  251.         10=4Mb DRAM type
  252.         11=16Mb DRAM type
  253.  
  254. BIT=54  ;Type of DRAMs in bank 2
  255.     00=256K DRAM type
  256.         01=1Mb DRAM type
  257.         10=4Mb DRAM type
  258.         11=16Mb DRAM type
  259.  
  260. BIT=32  ;Type of DRAMs in bank 1
  261.     00=256K DRAM type
  262.         01=1Mb DRAM type
  263.         10=4Mb DRAM type
  264.         11=16Mb DRAM type
  265.  
  266. BIT=10  ;Type of DRAMs in bank 0
  267.     00=256K DRAM type
  268.         01=1Mb DRAM type
  269.         10=4Mb DRAM type
  270.         11=16Mb DRAM type
  271.  
  272. ;********************************************************************
  273. INDEX=26h       ;DRAM Options Port #3 (Reset State = FFH), R/W
  274. ;********************************************************************
  275.  
  276. BIT=7   ;CAS HOLD on RAS (CAS before RAS REFRESH)
  277.         0=1 HCLK
  278.         1=2 HCLKs
  279.  
  280. BIT=6   ;CAS PRECHARGE
  281.         0=0,5 HCLK
  282.         1=1 HCLK
  283.  
  284. BIT=5   ;CAS BURST DELAY
  285.         0=NONE
  286.         1=1 HCLK
  287.  
  288. BIT=4   ;CAS DELAY (WRITES)
  289.         0=1 HCLK
  290.         1=2 HCLKs
  291.  
  292. BIT=3   ;CAS DELAY (READS)
  293.         0=1 HCLK
  294.         1=2 HCLKs
  295.  
  296. BIT=2   ;CAS ACTIVE TIME (WRITES)
  297.         0=1 HCLK
  298.         1=2 HCLKs
  299.  
  300. BIT=10  ;CAS ACTIVE TIME (READS)
  301.         00=1 HCLK
  302.         01=2 HCLKs
  303.         10=3 HCLKs
  304.         11=4 HCLKs
  305.  
  306. ;********************************************************************
  307. INDEX=27h       ;DRAM Options Port #4 (Reset State = FFH), R/W
  308. ;********************************************************************
  309.  
  310. BIT=7   ;RAS Delay
  311.         0=No RAS Delay
  312.         1=1 HCLK
  313.  
  314. BIT=65  ;RAS ACTIVE (WRITES)
  315.         00=2 HCLKs
  316.         01=3 HCLKs
  317.         10=4 HCLKs
  318.         11=5 HCLKs
  319.  
  320. BIT=432 ;RAS ACTIVE (READS)
  321.         000=2 HCLKs
  322.         001=3 HCLKs
  323.         010=4 HCLKs
  324.         011=5 HCLKs
  325.         100=6 HCLKs
  326.         101=7 HCLKs
  327.         110=8 HCLKs
  328.         111=9 HCLKs
  329.  
  330. BIT=10  ;RAS PRECHARGE
  331.         00=1 HCLK
  332.         01=2 HCLKs
  333.         10=3 HCLKs
  334.         11=4 HCLKs
  335.  
  336. ;********************************************************************
  337. INDEX=28h       ;Data Transfer Control Port (Reset State = 00H) , R/W
  338. ;********************************************************************
  339. ;!!!! Achtung Register für doppeltindizierte Adressierung
  340. ;!!!! Die Doppeladressierung unterstützt die aktuelle Version
  341. ;!!!! von Chipset noch nicht
  342. ;!!!! betrifft EMS, Shadow, Cachable, R/W von 16K-Speicherbereichen
  343. ;!!!! für den Adreßbereich von 640 KB bis 1 MByte
  344. ;!!!! Register 28 legt den Transfertyp fest:
  345.  
  346. BIT=7   ;Initiate Transfer
  347.         0=No action.
  348.         1=Initiate Transfer
  349.  
  350. BIT=6   ;Read/Write Transfer
  351.         0=Read transfer.
  352.         1=Write transfer.
  353.  
  354. BIT=54  ; Reserved. Do not change contents.
  355.  
  356. BIT=3210        ;Transfer/destination
  357.         0000=EMS translation RAM location (MSB)
  358.         0001=EMS translation RAM location (LSB)
  359.         0010=REMAP RAM translation location
  360.         0011=EMS Page Descriptor RAM location
  361.         0100=Reserved. Do not program.
  362.         0101=Reserved. Do not program.
  363.         0110=Reserved. Do not program.
  364.         0111=Reserved. Do not program.
  365.         1000=NON_CACHEHIMEM register (MSB)
  366.         1001=NON_CACHEHIMEM register (LSB)
  367.         1010=NON_CACHE1MLO register
  368.         1011=NON_CACHE1MHI register
  369.         1100=TOP_OF_REMAP_MEMORY register (MSB)
  370.         1101=TOP_OF_REMAP_MEMORY register (LSB)
  371.         1110=TOP_OF_MEMORY register (MSB)
  372.         1111=TOP_OF_MEMORY register (LSB)
  373.  
  374.  
  375. ;********************************************************************
  376. INDEX=29h       ;RAM Address Register (Reset State = 00H), R/W
  377. ;********************************************************************
  378. ;!!!! Achtung Register für doppeltindizierte Adressierung
  379. ;!!!! Die Doppeladressierung unterstützt die aktuelle Version
  380. ;!!!! von Chipset noch nicht
  381. ;!!!! betrifft EMS, Shadow, Cachable, R/W von 16K-Speicherbereichen
  382. ;!!!! für den Adreßbereich von 640 KB bis 1 MByte
  383. ;!!!! RAM Address Page 0: von Segment A000 bis A3FF
  384. ;!!!!             Page 1:  "          A400 bis A7FF
  385. ;!!!!             etc.
  386.  
  387.  
  388. BIT=765         ; Reserved. Do not change contents.
  389.  
  390. BIT=43210       ;= RAM address register contents
  391.  
  392. ;********************************************************************
  393. INDEX=2Ah       ;Data Transfer Port (Reset State = 00H), R/W
  394. ;********************************************************************
  395. ;!!!! Achtung Register für doppeltindizierte Adressierung
  396. ;!!!! Die Doppeladressierung unterstützt die aktuelle Version
  397. ;!!!! von Chipset noch nicht
  398. ;!!!! betrifft EMS, Shadow, Cachable, R/W von 16K-Speicherbereichen
  399. ;!!!! für den Adreßbereich von 640 KB bis 1 MByte
  400. ;!!!! Über den Data Transfer Port  wird  für die ausgewählte
  401. ;!!!! RAM Address Page die gewünschte Eigenschaft übermittelt:
  402.  
  403. BIT=0           ;0/1 Shadow
  404. BIT=1           ;0/1 Read
  405. BIT=2           ;0/1 Write
  406. BIT=3           ;0/1 Cacheing
  407. BIT=4           ;Reserved
  408. BIT=5           ;EMS Translation
  409. BIT=76          ;Reserved
  410.  
  411. ;********************************************************************
  412. INDEX=2Bh       ;Other options (Reset State = 00H), R/W
  413. ;********************************************************************
  414.  
  415. BIT=7   ;Reserved
  416.         0=Reserved
  417.         1=Reserved
  418.  
  419. BIT=6   ;0/1 Middle BIOS
  420.  
  421. BIT=5   ;0/1 Data Pipeline
  422.  
  423. BIT=4   ;0/1 DMA Flow-thru Mode
  424. ;                  ; korresponds to Index 6, Bit 2
  425.  
  426. BIT=3   ;IO_DECODE
  427.         0=10-bit I/O Decode
  428.         1=16-bit I/O Decode
  429.  
  430. BIT=2   ;Reserved
  431.         0=Reserved. Do not program
  432.         1=Reserved. Do not program
  433.  
  434. BIT=1   ;16-bit DMA bridge
  435.         0=Enable  (normal)
  436.         1=Disable (only for local 32 Bit DMA Devices)
  437.  
  438. BIT=0   ;0/1 Write Buffering
  439.  
  440. ;********************************************************************
  441. INDEX=2Dh       ;DRAM Options Port #5 (Reset State = 03H), R/W
  442. ;********************************************************************
  443.  
  444. BIT=765  ; Reserved. Do not change contents.
  445.  
  446. BIT=4   ;0/1 10uS RAS Timeout
  447.  
  448. BIT=32  ;BUS Speed
  449.         00=33MHz
  450.         01=25MHz
  451.         10=20MHz
  452.         11=16MHz
  453.  
  454. BIT=10  ;BUS Recovery for DRAM cycles
  455.         00=No recovery
  456.         01=1 HCLK
  457.         10=0,5 HCLK
  458.         11=1 HCLK
  459.  
  460. ;********************************************************************
  461.