home *** CD-ROM | disk | FTP | other *** search
/ Magazyn Enter 1999 January / enter_01_1999_2.iso / BIOS / ctchip34 / UMC481A.CFG < prev    next >
Text File  |  1993-01-25  |  9KB  |  281 lines
  1. ;UM82C481A
  2. INDEXPORT=22H
  3. DATENPORT=24H
  4.  
  5. INDEX=90H       ;Integrated Memory Controller Identification Register
  6. ;*******************************************************
  7. BIT=7654321     ; Version number, read only .
  8.                 ; First version is 01H. The 82C391A version is 02H.
  9.  
  10. INDEX=91H       ;Wait State Configuration Register
  11. ;*******************************************************
  12. BIT=7   ;Reserved
  13.  
  14. BIT=6   ;Cache Read Hit Burst Option (valid only if CPU is 80486)
  15.            0=fast cache read hit
  16.            1=normal cache read hit
  17.  
  18. BIT=5   ;Reserved
  19.  
  20. BIT=4   ;Cache Write Hit Option (valid only if CPU is 80486)
  21.            0=fast cache write hit
  22.            1=normal cache write hit
  23.  
  24. BIT=3   ;Reserved
  25.  
  26. BIT=2   ;DRAM Type
  27.            0=page mode DRAM
  28.            1=fast page mode DRAM
  29.  
  30. BIT=10  ;DRAM Wait State(s)
  31.            00=2 wait states
  32.            01=reserved
  33.            10=1 wait state
  34.            11=0 wait state
  35.  
  36. INDEX=92H       ;Cache Control Register
  37. ;*******************************************************
  38. BIT=7   ;0/1 Non-cacheable Block 2 Enable
  39.  
  40. BIT=6   ;Non-cacheable Block 1 Enable
  41.            0=disable (cacheable)
  42.            1=enable (non-cacheable)
  43.  
  44. BIT=5   ;0/1 Write Back Enable on Cache Read miss
  45.  
  46. BIT=4   ;Reserved
  47.  
  48. BIT=3   ;Cache RAM Size
  49.            0=two banks of cache RAM (8 pieces)
  50.            1=one bank of cache RAM (4 pieces)
  51.  
  52. BIT=21  ;Cache Line Size
  53.            00    16
  54.            01     reserved
  55.            10     8
  56.            11     4
  57.  
  58. BIT=0   ;0/1 Cache Enable
  59.  
  60. INDEX=93H       ;Tag Address Comparison Register
  61. ;*******************************************************
  62. BIT=7   ;Main Memory Above 16 MB Cacheability
  63.            0=non-cacheable
  64.            1=cacheable
  65.  
  66. BIT=6   ;Math Coprocessor Ready Delayed By 1 T-state
  67.            0=Delay the math coprocessor ready signal from being
  68.               presented to CPU by 1 T-state
  69.            1=Don't delay the math coprocessor ready signal
  70.  
  71. BIT=5   ;Check ELBA# pin in T1 or T2 state (valid only if
  72.          CPU is 80486)
  73.           0=check ELBA# signal in T1
  74.           1=check ELBA# signal in T2
  75.  
  76. BIT=43210       ;Cache RAM size
  77.            00000=  1MB
  78.            10000=512KB
  79.            11000=256KB
  80.            11100=128KB
  81.            11110= 64KB
  82.            11111= 32KB
  83.  
  84.  
  85. INDEX=94H       ;Non-cacheable Block 1 High Address Register
  86. ;*******************************************************
  87. BIT=76  ;Reserved
  88.  
  89. BIT=543210      ;Non Cacheable Hiaddress Block 1: A25-A20
  90.  
  91. INDEX=95H       ;Non-cacheable Block 1 Low Address Register
  92. ;*******************************************************
  93. BIT=76543210    ;Non Cacheable Loaddress Block 1: A19-A12
  94.  
  95. INDEX=96H       ;Non-cacheable Block 1 Size Register
  96. ;*******************************************************
  97. BIT=76543210    ;Non-cacheable Size
  98.                   11111111=  4KB
  99.                   11111110=  8KB
  100.                   11111100= 16KB
  101.                   11111000= 32KB
  102.                   11110000= 64KB
  103.                   11100000=128KB
  104.                   11000000=256KB
  105.                   10000000=512KB
  106.                   00000000=  1MB
  107.  
  108. INDEX=97H       ;Non-cacheable Block 2 High Address Register
  109. ;*******************************************************
  110. BIT=7   ;DMA CAS timing delay
  111.           0=no CAS delayed,
  112.           1=CAS delayed by 1 T
  113.  
  114. BIT=6   ;E segment (000Exxxx\H) location
  115.            0=E segment on system board
  116.            1=E segment on AT bus
  117.  
  118. BIT=54  ;Reserved
  119.  
  120. BIT=3   ;SWTRBO# (80386 only)
  121.            0=normal
  122.            1=software de-TURBO by forcing cache read miss
  123.  
  124. BIT=2   ;FALTH (80386 only)
  125.            0=normal
  126.            1=Force write back regardless the Dirty Tag
  127.  
  128. BIT=10  ;Non-cacheable Low Address Block 2 A25-A24
  129.  
  130.  
  131. INDEX=98H       ;Non-cacheable Block 2 Low Address Register
  132. ;*******************************************************
  133. BIT=76543210    ;Non-cacheable Low Address A23-A16
  134.  
  135. INDEX=99H       ;Non-cacheable Block 2 Size Register
  136. ;*******************************************************
  137. BIT=76543210    ;Non-cacheable Block 2 Size
  138.                  11111111= 64KB
  139.                  11111110=128KB
  140.                  11111100=256KB
  141.                  11111000=512KB
  142.                  11110000=  1MB
  143.                  11100000=  2MB
  144.                  11000000=  4MB
  145.                  10000000=  8MB
  146.                  00000000= 16MB
  147.  
  148. INDEX=9AH       ;DRAM Configuration Register
  149. ;*******************************************************
  150. BIT=76  ;Bank 4
  151.            00=no DRAM installed
  152.            01=256Kx1 (256Kx4) DRAM installed
  153.            10=1Mx1 (1Mx4) DRAM installed
  154.            11=4Mx1 (4Mx4) DRAM installed
  155.  
  156. BIT=54  ;Bank 3
  157.            00=no DRAM installed
  158.            01=256Kx1 (256Kx4) DRAM installed
  159.            10=1Mx1 (1Mx4) DRAM installed
  160.            11=4Mx1 (4Mx4) DRAM installed
  161.  
  162. BIT=32  ;Bank 2
  163.            00=no DRAM installed
  164.            01=256Kx1 (256Kx4) DRAM installed
  165.            10=1Mx1 (1Mx4) DRAM installed
  166.            11=4Mx1 (4Mx4) DRAM installed
  167.  
  168. BIT=10  ;Bank 1
  169.            00=no DRAM installed
  170.            01=256Kx1 (256Kx4) DRAM installed
  171.            10=1Mx1 (1Mx4) DRAM installed
  172.            11=4Mx1 (4Mx4) DRAM installed
  173.  
  174. INDEX=9BH       ;E,F Segment Control Register
  175. ;*******************************************************
  176. BIT=76  ;Hidden Memory Remapping to top of Memory
  177.            00=no memory remapping
  178.            01=256K (A, B, D, E segments) remapped
  179.            10=384K (A-F segments) remapped
  180.            11=reserved
  181.  
  182. BIT=5   ;E Segment Cacheability
  183.            0=non-cacheable
  184.            1=cacheable
  185.  
  186. BIT=4   ;Shadow RAM for E Segment
  187.            0=ROM
  188.            1=Shadow RAM
  189.  
  190. BIT=3   ;Write Protect E Segment
  191.            0=no write protected
  192.            1=write protected
  193.  
  194. BIT=2   ;F Segment Cacheability
  195.            0=non-cacheable
  196.            1=cacheable
  197.  
  198. BIT=1   ;Shadow RAM for F Segment
  199.            0=ROM
  200.            1=Shadow RAM
  201.  
  202. BIT=0   ;Write Protect F Segment
  203.            0=no write protected
  204.            1=write protected
  205.  
  206. INDEX=9CH       ;C, D Segment Cacheability Register
  207. ;*******************************************************
  208.  
  209. BIT=7   ;0/1 000DC000H-000DFFFFH Region Cacheability
  210. BIT=6   ;0/1 000D8000H-000DBFFFH Region Cacheability
  211. BIT=5   ;0/1 000D4000H-000D7FFFH Region Cacheability
  212. BIT=4   ;0/1 000D0000H-000D3FFFH Region Cacheability
  213. BIT=3   ;0/1 000CC000H-000CFFFFH Region Cacheability
  214. BIT=2   ;0/1 000C8000H-000CBFFFH Region Cacheability
  215. BIT=1   ;0/1 000C4000H-000C7FFFH Region Cacheability
  216. BIT=0   ;0/1 000C0000H-000C3FFFH Region Cacheability
  217.  
  218. INDEX=9DH       ;C, D Segment Shadow RAM Register
  219. ;*******************************************************
  220.  
  221. BIT=7   ;Shadow RAM for 000DC000H-000DFFFFH Region
  222.            0=ROM
  223.            1=Shadow RAM
  224.  
  225. BIT=6   ;Shadow RAM for 000D8000H-000DBFFFH Region
  226.            0=ROM
  227.            1=Shadow RAM
  228.  
  229. BIT=5   ;Shadow RAM for 000D4000H-000D7FFFH Region
  230.            0=ROM
  231.            1=Shadow RAM
  232.  
  233. BIT=4   ;Shadow RAM for 000D0000H-000D3FFFH Region
  234.            0=ROM
  235.            1=Shadow RAM
  236.  
  237. BIT=3   ;Shadow RAM for 000CC000H-000CFFFFH Region
  238.            0=ROM
  239.            1=Shadow RAM
  240.  
  241. BIT=2   ;Shadow RAM for 000C8000H-000CBFFFH Region
  242.            0=ROM
  243.            1=Shadow RAM
  244.  
  245. BIT=1   ;Shadow RAM for 000C4000H-000C7FFFH Region
  246.            0=ROM
  247.            1=Shadow RAM
  248.  
  249. BIT=0   ;Shadow RAM for 000C0000H-000C3FFFH Region
  250.            0=ROM
  251.            1=Shadow RAM
  252.  
  253. INDEX=9EH       ;C, D Segment Write Protect Register
  254. ;*******************************************************
  255.  
  256. BIT=7   ;0/1 Write Protect 000DC000H-000DFFFFH Region
  257. BIT=6   ;0/1 Write protect 000D8000H-000DBFFFH Region
  258. BIT=5   ;0/1 Write protect 000D4000H-000D7FFFH Region
  259. BIT=4   ;0/1 Write protect 000D0000H-000D3FFFH Region
  260. BIT=3   ;0/1 Write protect 000CC000H-000CFFFFH Region
  261. BIT=2   ;0/1 Write protect 000C8000H-000CBFFFH Region
  262. BIT=1   ;0/1 Write protect 000C4000H-000C7FFFH Region
  263. BIT=0   ;0/1 Write Protect 000C0000H-000C3FFFH Region
  264.  
  265. INDEX=9FH       ;DRAM Configuration Detect Register
  266. ;*******************************************************
  267. BIT=76  ;Reserved
  268. BIT=5   ;Force DRAM row address MA10 high
  269.            0=row address MA10=A23
  270.            1=row address MA10=VCC
  271.  
  272. BIT=4   ;Force DRAM row address MA9 high
  273.            0=row address MA9=A23
  274.            1=row address MA9=VCC
  275.  
  276. BIT=3   ;1/0 Map address space of bank 4 to bank 1
  277. BIT=2   ;1/0 Map address space of bank 3 to bank 1
  278. BIT=1   ;1/0 Map address space of bank 2 to bank 1
  279. BIT=0   ;1/0 Map address space of bank 1 to bank 1
  280.  
  281.