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Text File  |  1987-08-26  |  8KB  |  194 lines
  1. TITLE    UNIVERSAL PORT INTERFACE ADAPTOR
  2. ;     FOR THE  MC68020 32-Bit MICROPROCESSOR
  3. PATTERN  PORT INTERFACE.
  4. REVISION 06.
  5. AUTHOR   VINCENT J. COLI.
  6. COMPANY  MONOLITHIC MEMORIES INC, SANTA CLARA, CA.
  7. DATE     23 NOVEMBER 1985.
  8.  
  9. CHIP     PORT_INTERFACE PAL20RA10
  10.  
  11. ;PIN    1    2    3    4    5    6
  12.     /PL    /CS    CLK    /ECS    /AS    SIZ1
  13. ;PIN    7    8    9    10    11    12
  14.     SIZ0    PS1    PS0    WS0    WS1    GND
  15. ;PIN    13    14    15    16    17    18
  16.     /OE    /DSACK0    /DSACK1    /LLD    /LMD    /UMD
  17. ;PIN    19    20    21    22    23    24
  18.     /UUD    Q0    Q1    A0    A1    VCC
  19. ;
  20. ;PIN DESCRIPTION
  21. ; 
  22. ;PIN 1        : /PL..PRELOAD INPUT. /PL IS TAKEN INACTIVE HIGH
  23. ;        : FOR NORMAL OPERATION. TO EFFECT A PRELOAD THE
  24. ;        : THE OUTPUT BUFFERS ARE PUT INTO A 3 - STATE
  25. ;        : CONDITION. DATA IS PLACED ON THE OUTPUT PINS
  26. ;        : AND /PL IS TAKEN ACTIVE LOW. THE PRELOAD DATA
  27. ;        : FALLS THROUGH INTO THE REGISTER ARRAY. THIS
  28. ;        : PIN IS PULLED HIGH FOR NORMAL OPERATION.
  29. ;PIN 2        :/CS..EXTERNAL INPUT THAT IS DECODED FROM THE
  30. ;        : MICROPROCESSORS HIGHER ORDER ADDRESS LINES WHICH
  31. ;        : GOES ACTIVE LOW TO SELECT THE UNIVERSAL PORT
  32. ;        : ADAPTOR. THIS IS AN ACTIVE LOW INPUT AND COULD
  33. ;        : BE THE OUTPUT OF ANOTHER PAL DEVICE.
  34. ;PIN 3        : CLK..THE MICROPROCESSOR'S SYSTEM CLOCK DRIVES
  35. ;        : THIS INPUT PIN TO SYNCHRONIZE EVENTS BETWEEN
  36. ;        : THE 68020 AND THE PAL20RA10.
  37. ;PIN 4        : /ECS..INPUT FROM THE 68020 MICROPROCESSOR THAT
  38. ;        : GOES LOW FOR ONE HALF OF A CLOCK CYCLE TO 
  39. ;        : INDICATE THAT THE MPU IS STARTING A BUS CYCLE.
  40. ;PIN 5        : /AS..ADDRESS STROBE FROM THE 68020 TO VALIDATE
  41. ;        : THE MPU'S FUNCTION CODES, ADDRESS LINES, SIZE
  42. ;        : OUTPUTS AND R/W CONTROL LINES.
  43. ;PIN 6        : SIZ1..SIZE OUTPUT USED WITH SIZ0 TO INDICATE
  44. ;        : HOW MANY TRANSFERS REMAIN IN A GIVEN BUS CYCLE.
  45. ;PIN 7        : SIZ0..SIZE OUTPUT USED WITH SIZ1.
  46. ;
  47. ;PIN 8 - 9    : PS1,PS0..THESE TWO RESPECTIVE INPUTS TO
  48. ;          : THE PAL20RA10 MAY BE HARDWIRED TO A ONE
  49. ;          : OF FOUR DIGITAL CODE. THIS INDICATES WHETHER
  50. ;          : THE PORT IS NOT PRESENT, BYTE WIDE, WORD WIDE
  51. ;          : OR LONG WORD WIDE. SEE TRUTH TABLE FOR PORT
  52. ;          : SIZE SELECTION.
  53. ;
  54. ;PIN 10 - 11    : WS1 AND WS0 RESPECTIVELY. THE ONE OF FOUR
  55. ;        : CODES HARDWIRED TO THIS INPUT INDICATE
  56. ;        : WHETHER ZERO, ONE, TWO OR THREE WAIT
  57. ;        : STATES SHOULD BE INSERTED IN A GIVEN
  58. ;        : CYCLE. SEE TRUTH TABLE FOR WAIT STATES.
  59. ;PIN 13        : ACTIVE LOW OUTPUT ENABLE FOR THE PAL20RA10.
  60. ;PIN 14        : /DSACK0..OUTPUT TO THE 68020, PART OF THE
  61. ;              : ASYNCHRONOUS HANDSHAKE INDICATING, WITH /DSACK1
  62. ;              : THE SIZE OF THE PORT, WHEN THE PORT IS READY FOR
  63. ;              : ACCESS.
  64. ;PIN 15        : /DSACK1..OUTPUT TO THE 68020 USED WITH /DSACK0.
  65. ;PIN 16        : /LLD..A COMBINATIONAL ADDRESS DECODE OUTPUT TO
  66. ;              : SELECT DATA BUS D0 - D7. ACTIVE LOW.
  67. ;PIN 17        : /LMD..A COMBINATIONSL ADDRESS DECODE OUTPUT TO
  68. ;              : SELECT DATA BUS D8 - D15. ACTIVE LOW.
  69. ;PIN 18        : /UMD..A COMBINATIONAL ADDRESS DECODE OUTPUT TO
  70. ;              : SELECT DATA BUS D16 - D23, FOR LONG WORD
  71. ;              : TRANSFERS AND /LD FOR WORD TRANSFERS. ACTIVE LOW.
  72. ;PIN 19        : /UUD..A COMBINATIONAL ADDRESS DECODE OUTPUT TO
  73. ;              : SELECT DATA BUS D24 - D31, FOR LONG WORD
  74. ;              : TRANSFERS AND /UD FOR WORD TRANSFERS. AND /CS
  75. ;              : BYTE TRANSFERS. ACTIVE LOW.
  76. ;PIN 20        : Q0..LEAST SIGNIFICANT BIT OUTPUT FROM A TWO
  77. ;              : BIT COUNTER WHICH INCREMENTS ON EACH WAIT STATE
  78. ;              : SAMPLE UNTIL THE COUNT IS EQUAL TO THE WS0, WS1
  79. ;              : BINARY CODED INPUT.
  80. ;PIN 21        : Q1..MOST SIGNIFICANT BIT OUTPUT OF STATE COUNTER
  81. ;              : USED WITH Q0.
  82. ;PIN 22        : A0..LEAST SIGNIFICANT ADDRESS INPUT FROM 68020.
  83. ;PIN 23        : A1..NEXT LEAST SIGNIFICANT ADDRESS INPUT FROM
  84. ;              : 68020.
  85. ;
  86. EQUATIONS
  87.  
  88. UUD  =  PS1*PS0*CS*AS*/A1*/A0        ;UPPER UPPER DATA BUS (D31-D24)
  89.      +  PS1*/PS0*CS*AS*/A0        ;UD FOR 16-BIT PORT
  90.      + /PS1* PS0* CS*AS            ;CS FOR 8 BIT PORT
  91.                     ;
  92. /UMD =  PS0*A1                ;UPPER MIDDLE DATA BUS (D23-D16)
  93.      + /SIZ1*SIZ0*/A0            ;LD FOR 16-BIT PORT
  94.      + /CS                ;
  95.      + /AS                ;
  96.                     ;
  97. LMD  =  PS1*PS0*CS*AS*A1*/A0        ;LOWER MIDDLE DATA BUS (D15-D8)
  98.      +  PS1*PS0*CS*AS*/SIZ1*/SIZ0*/A1    ;
  99.      +  PS1*PS0*CS*AS*SIZ1* SIZ0*/A1    ;
  100.      +  PS1*PS0*CS*AS*/SIZ0*/A1*A0    ;
  101.                     ;
  102. LLD  =  PS1*PS0*CS*AS*SIZ1*SIZ0*A0    ;LOWER LOWER DATA BUS (D7-D0)
  103.      +  PS1*PS0*CS*AS*/SIZ1*/SIZ0    ;
  104.      +  PS1*PS0*CS*AS*A1*A0        ;
  105.      +  PS1*PS0*CS*AS*SIZ1*A1        ;
  106.                     ;
  107. DSACK0      :=  PS0*/WS1*/WS0*/Q1*/Q0    ;NO WAIT STATES
  108.              +  PS0*/WS1* WS0*/Q1*Q0    ;ONE WAIT STATE
  109.              +  PS0* WS1*/WS0*Q1*/Q0    ;TWO WAIT STATES
  110.              +  PS0* WS1* WS0*Q1*Q0    ;THREE WAIT STATES
  111. DSACK0.CLKF  = CLK*/DSACK1*/DSACK0    ;CLOCK WHEN DSACK IS UNASSERTED
  112. DSACK0.RSTF  = /AS                      ;UNASSERTED ADDRESS STROBE RESETS
  113. DSACK0.TRST  =  CS                      ;3-STATE WHEN PORT IS NOT SELECTED
  114.                     ;
  115. DSACK1      :=  PS1*/WS1*/WS0*/Q1*/Q0   ;NO WAIT STATES
  116.              +  PS1*/WS1* WS0*/Q1*Q0    ;ONE WAIT STATE
  117.              +  PS1* WS1*/WS0* Q1*/Q0   ;TWO WAIT STATES
  118.              +  PS1* WS1* WS0*Q1*Q0       ;THREE WAIT STATES
  119. DSACK1.CLKF  = CLK*/DSACK1*/DSACK0    ;CLOCK WHEN DSACK IS UNASSERTED
  120. DSACK1.RSTF  = /AS            ;
  121.                     ;
  122. DSACK1.TRST  =  CS            ;3-STATE WHEN PORT IS NOT SELECTED
  123.                     ;INTERNAL STATE COUNTER IS
  124. Q0    := /Q0 + Q0*Q1            ;RESET FOR THE START OF EACH
  125. Q0.CLKF  =  CLK                ;MEMORY CYCLE. AND IS INCREMENTED
  126. Q0.SETF  = /AS                ;BY THE SYSTEM CLOCK. THE COUNT
  127.                     ;SEQUENCE IS COMPARED WITH THE
  128. Q1    :=  Q0*/Q1 + /Q0*Q1 + Q0*Q1     ;WAIT STATE INPUT. WHEN THE COUNT
  129.                                      ;IS EQUAL TO NO OF WAIT STATES
  130. Q1.CLKF  =  CLK                         ;DSACK IS ASSERTED. AT THE END
  131. Q1.SETF  =  /AS                ;EACH CYCLE THE COUNTER RESETS.
  132.  
  133. SIMULATION                ;SIMULATION SECTION
  134.                     ;
  135. TRACE_ON  CLK /ECS /AS PS1 PS0 WS0 WS1    ;SET ZERO WAIT STATES FOR
  136.          /DSACK0 /DSACK1 Q0  Q1        ;FOR A 32 BIT PORT. SET
  137. SETF     /PL OE /CLK CS /AS        ;INITIAL CONDITIONS. TO MARK
  138.      /ECS PS1 PS0 /WS1 /WS0        ;END OF PREVIOUS CYCLE.
  139. FOR J := 0 TO 3 DO            ;APPLY FOUR LOOPS TO TEST
  140. BEGIN                    ;WAIT STATE GENERATION FIRST
  141. IF J = 1 THEN                 ;FOR A 32 BIT PORT. PS0 AND
  142. BEGIN SETF /PS0 PS1 /WS1 /WS0        ;PS1 HIGH. WITH PS0 LOW AND 
  143. END                    ;PS1 HIGH THE PORT IS 16
  144. IF J = 2 THEN                ;BITS WIDE. AND THE LOOP IS
  145. BEGIN SETF PS0 /PS1 /WS1 /WS0        ;RE-RUN. WITH PS0 HIGH AND
  146. END                    ;PS1 LOW THE PORT IS BYTE
  147. IF J = 3 THEN                ;WIDE. NO PORT IS PRESENT
  148. BEGIN SETF /PS0 /PS1 /WS1 /WS0        ;WHEN PS0 AND PS1 ARE BOTH
  149. END                    ;SET LOW.
  150. SETF CLK ECS                ;ECS GO INACTIVE. AT START
  151. SETF /CLK /ECS                ;OF CYCLE /ECS GOES ACTIVE
  152. SETF AS                    ;FOLLOWD BY AS.
  153. FOR I := 1 TO 2 DO            ;SYSTEM CLOCK GENERATES
  154. BEGIN                    ;TWO CLOCKS BEFOR THE
  155. SETF CLK SETF /CLK            ;END OF A CYCLE WITH
  156. END                    ;ZERO WAIT STATES.
  157. SETF /AS                ;AT END OF CYCLE SET AS
  158. SETF CLK                ;INACTIVE THEN SET /ECS
  159. SETF /CLK /AS /ECS /WS1 WS0        ;INACTIVE. SET WAIT STATE
  160. SETF CLK ECS                ;INPUT FOR ONE WAIT STATE
  161. SETF /CLK /ECS                ;/ECS GOES ACTIVE THEN
  162. SETF AS                    ;INACTIVE TO MARK START
  163. FOR I := 1 TO 3 DO            ;OF CYCLE. FOLLOWED BY
  164. BEGIN                    ;AS GOING ACTIVE. THREE
  165. SETF CLK SETF /CLK            ;SYSTEM CLOCKS ARE REQUIRED
  166. END                    ;ON THE APPLICATION OF ONE
  167. SETF /AS                ;WAIT STATE. SET /AS INACTIVE
  168. SETF CLK                ;AT THE END OF CYCLE. SET
  169. SETF /CLK /AS /ECS WS1 /WS0        ;ECS INACTIVE, AND APPLY 
  170. SETF CLK ECS                ;A TWO WAIT STATE INPUT. AT
  171. SETF /CLK /ECS                ;START OF THE CYCLE ECS GOES
  172. SETF AS                    ;ACTIVE THEN INACTIVE FOLLOWED
  173. FOR I := 1 TO 4 DO            ;BY THE ADDRESS STROBE. FOUR
  174. BEGIN                    ;SYSTEM CLOCKS ARE REQUIRED
  175. SETF CLK SETF /CLK            ;WITH TWO WAIT STATES APPLIED.
  176. END                    ;
  177. SETF /CLK                 ;AT THE END OF THE CYCLE
  178. SETF /AS                ;AS GOES INACTIVE FOLLOWED
  179. SETF CLK                ;BY ECS. THE WAIT STATE
  180. SETF /CLK /AS /ECS WS1 WS0        ;INPUT IS SET FOR THREE.
  181. SETF CLK ECS                ;AT START OF CYCLE ECS IS
  182. SETF /CLK /ECS                ;DRIVEN ACTIVE THEN INACTIVE
  183. SETF AS                    ;AS GOES ACTIVE. WITH THE
  184. FOR I := 1 TO 5 DO            ;APPLICATION OF THREE WAIT
  185. BEGIN                    ;STATES FIVE SYSTEM CLOCKS
  186. SETF CLK SETF /CLK            ;ARE REQUIRED.
  187. END                    ;AT THE END OF THE THREE
  188. SETF /AS                ;WAIT STATE CYCLE /AS IS
  189. SETF CLK                ;DRIVEN INACTIVE.
  190. SETF /CLK                ;
  191. END                    ;
  192. TRACE_OFF                ;
  193.  
  194.