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Text File  |  1987-08-26  |  3KB  |  80 lines
  1. Title     Serial Data Link Controller
  2. Pattern   Link.pds
  3. Revision  A
  4. Author    Jose Juntas / Kelvin Chow
  5. Company   Monolithic Memories Inc., Santa Clara, Ca
  6. Date      3/1/85
  7.   
  8. CHIP SE_CH_CNTRL  PAL20RA10
  9.   
  10. TEST SYSRESET A2 A1 HDSHAKE CK E AUXDECOD A3 A4 A5 GND
  11. /OE A6 SPEEDSEL DIV4 DIV3 DIV2 DIV1 CSO BLOCREC DIRDIV
  12. /TPH VCC
  13.   
  14. EQUATIONS
  15.   
  16. /TPH            := A2                   ;Load A2 as flag
  17. /TPH.CLKF        = CSO                  ;CLK W/ ADDR. decode
  18. /TPH.SETF        = SYSRESET             ;global system reset
  19.   
  20. DIRDIV          := A1                   ;Load speed ratio
  21. DIRDIV.CLKF      = CSO                  ;CLK W/ ADDR. decode
  22. DIRDIV.SETF      = /HDSHAKE             ;CLR by CTS/RTS line
  23.   
  24. /BLOCREC         = /DIRDIV              ;Controlled by speed
  25.                  + HDSHAKE              ;option and CTS/RTS
  26.                                         ;line
  27. CSO              = /A6*A5*A4*A3*AUXDECOD*E
  28.                                         ;UART address valid
  29. /DIV1           := DIV1                 ;4-bit synchronous
  30.                                         ;divider LSB
  31. /DIV1.CLKF       = CK                   ;CLK by CK(external)
  32. /DIV1.SETF       = /DIRDIV              ;CLR by speed option
  33.   
  34. /DIV2           := /DIV1*/DIV2          ;2ND stage of
  35.                  + DIV1*DIV2            ;divider
  36. /DIV2.CLKF       = CK                   ;CLK by CK(external)
  37. /DIV2.SETF       = /DIRDIV              ;CLR by speed option
  38.   
  39. /DIV3           := /DIV2*/DIV3          ;3RD stage of
  40.                  + /DIV1*/DIV3          ;divider
  41.                  + DIV1*DIV2*DIV3
  42. /DIV3.CLKF       = CK                   ;CLK by CK(external)
  43. /DIV3.SETF       = /DIRDIV              ;CLR by speed option
  44.   
  45. /DIV4           := /DIV3*/DIV4          ;4TH stage of
  46.                  + /DIV2*/DIV4          ;divider MSB
  47.                  + /DIV1*/DIV4
  48.                  + DIV1*DIV2*DIV3*DIV4
  49. /DIV4.CLKF       = CK                   ;CLK by CK(external)
  50. /DIV4.SETF       = /DIRDIV              ;CLR by speed option
  51.   
  52. SPEEDSEL        := /A1                  ;Load speed choice
  53. SPEEDSEL.CLKF    = CSO                  ;CLK W/ ADDR. decode
  54. SPEEDSEL.SETF    = /HDSHAKE             ;CLR by CTS/RTS line
  55.   
  56. SIMULATION
  57.   
  58. TRACE_ON A1 A2 A3 A4 A5 A6 E           ;Signals to be
  59.          AUXDECOD SYSRESET /TPH HDSHAKE        ;observed
  60.          CSO SPEEDSEL DIRDIV CK
  61.          DIV1 DIV2 DIV3 DIV4
  62. SETF SYSRESET /HDSHAKE TEST OE CK        ;Reset all regs
  63.   
  64. CHECK /SPEEDSEL /DIRDIV TPH
  65. SETF /SYSRESET A1 A2 A3 A4 A5 /A6 HDSHAKE  ;Set decode
  66.     E AUXDECOD                              ;condition
  67.   
  68. CHECK /SPEEDSEL DIRDIV                  ;Check SPEEDSEL and
  69.                                         ;DIRDIV regs
  70. FOR I:=1 TO 15 DO
  71.  BEGIN                                  ;This portion
  72.   SETF CK                               ;simulates divide
  73.                                         ;by four counter
  74.   SETF /CK
  75.  END
  76.   
  77. TRACE_OFF
  78.   
  79.   
  80.