home *** CD-ROM | disk | FTP | other *** search
/ Team Palmtops 7 / Palmtops_numero07.iso / WinCE / SDKWindowsCE / AutoPC / apcsdk10.exe / data1.cab / Emulation_Include_Files / kxmips.h < prev    next >
Encoding:
C/C++ Source or Header  |  1999-05-13  |  26.8 KB  |  743 lines
  1. /*++ BUILD Version: 0003    // Increment this if a change has global effects
  2. */
  3. //*++
  4. //
  5. // Copyright (c) 1990-1997  Microsoft Corporation
  6. //
  7. // Module Name:
  8. //
  9. //  kxmips.h
  10. //
  11. // Abstract:
  12. //
  13. //  This module contains the nongenerated part of the MIPS assembler
  14. //  header file. In general, it contains processor architecture constant
  15. //  information, however some assembler macros are also included.
  16. //
  17. //
  18. //--*/
  19.  
  20. //
  21. // Define load linked and store conditional opcodes if system is not an r4000
  22. //
  23.  
  24. #define ASM_ONLY    // allow assembler only conditionals
  25.  
  26. #if defined(R3000)
  27.  
  28. #define ll lw
  29. #define sc sw
  30.  
  31. #endif
  32.  
  33. //
  34. // Define soft reset vector address for nonhandled cache parity errors.
  35. //
  36.  
  37. #if defined(R4000)
  38.  
  39. #define SOFT_RESET_VECTOR 0xbfc00300    // default parity error routine address
  40.  
  41. #endif
  42.  
  43. //
  44. // Define low memory transfer vector address and TB index address (temporary).
  45. //
  46.  
  47. #define TRANSFER_VECTOR (KSEG1_BASE + 0x400) // exception handler address
  48.  
  49. //
  50. // Define standard integer registers.
  51. //
  52.  
  53. #define zero $0                         // read zero, writes ignored
  54. #define AT $1                           // assembler temporary
  55. #define v0 $2                           // return value
  56. #define v1 $3                           //
  57. #define a0 $4                           // argument registers
  58. #define a1 $5                           //
  59. #define a2 $6                           //
  60. #define a3 $7                           //
  61. #define t0 $8                           // caller saved registers
  62. #define t1 $9                           //
  63. #define t2 $10                          //
  64. #define t3 $11                          //
  65. #define t4 $12                          //
  66. #define t5 $13                          //
  67. #define t6 $14                          //
  68. #define t7 $15                          //
  69. #define s0 $16                          // callee saved registers
  70. #define s1 $17                          //
  71. #define s2 $18                          //
  72. #define s3 $19                          //
  73. #define s4 $20                          //
  74. #define s5 $21                          //
  75. #define s6 $22                          //
  76. #define s7 $23                          //
  77. #define t8 $24                          // caller saved registers
  78. #define t9 $25                          //
  79. #define k0 $26                          // kernel reserved registers
  80. #define k1 $27                          //
  81. #define gp $28                          // global pointer
  82. #define sp $29                          // stack pointer
  83. #define s8 $30                          // callee saved register
  84. #define ra $31                          // return address register
  85.  
  86. //
  87. // Define standard floating point registers.
  88. //
  89.  
  90. #define f0 $f0                          // caller saved registers
  91. #define f1 $f1                          //
  92. #define f2 $f2                          //
  93. #define f3 $f3                          //
  94. #define f4 $f4                          //
  95. #define f5 $f5                          //
  96. #define f6 $f6                          //
  97. #define f7 $f7                          //
  98. #define f8 $f8                          //
  99. #define f9 $f9                          //
  100. #define f10 $f10                        //
  101. #define f11 $f11                        //
  102. #define f12 $f12                        //
  103. #define f13 $f13                        //
  104. #define f14 $f14                        //
  105. #define f15 $f15                        //
  106. #define f16 $f16                        //
  107. #define f17 $f17                        //
  108. #define f18 $f18                        //
  109. #define f19 $f19                        //
  110. #define f20 $f20                        // callee saved registers
  111. #define f21 $f21                        //
  112. #define f22 $f22                        //
  113. #define f23 $f23                        //
  114. #define f24 $f24                        //
  115. #define f25 $f25                        //
  116. #define f26 $f26                        //
  117. #define f27 $f27                        //
  118. #define f28 $f28                        //
  119. #define f29 $f29                        //
  120. #define f30 $f30                        //
  121. #define f31 $f31                        //
  122.  
  123. //
  124. // Define R3000 system coprocessor registers.
  125. //
  126.  
  127. #if defined(R3000)
  128.  
  129. #define index $0                        // TB index register
  130. #define random $1                       // TB random register
  131. #define entrylo $2                      // TB entry low register
  132. #define context $4                      // TB context register
  133. #define badvaddr $8                     // TB bad virtual address register
  134. #define entryhi $10                     // TB entry high register
  135. #define psr $12                         // processor status register
  136. #define cause $13                       // exception cause register
  137. #define epc $14                         // exception PC register
  138. #define prid $15                        // processor id register
  139.  
  140. //
  141. // Define R3000 system coprocessor register bit field offsets.
  142. //
  143.  
  144. #define INDEX_INDEX 0x8                 // TLB specified index <13:8>
  145. #define INDEX_PROBE 0x1f                // TLB probe failure <31>
  146.  
  147. #define RANDOM_INDEX 0x8                // TLB random index <13:8>
  148.  
  149. #define ENTRYLO_G 0x8                   // Global <8>
  150. #define ENTRYLO_V 0x9                   // Valid <9>
  151. #define ENTRYLO_D 0xa                   // Dirty <10>
  152. #define ENTRYLO_N 0xb                   // Nocache <11>
  153. #define ENTRYLO_PFN 0xc                 // Page Frame <31:12>
  154.  
  155. #define ENTRYHI_PID 0x6                 // Process id <11:6>
  156. #define ENTRYHI_VPN 0xc                 // Virtual page <31:12>
  157.  
  158. #define PSR_IEC 0x0                     // Current interrupt enable <0>
  159. #define PSR_KUC 0x1                     // Current kernel/user <1>
  160. #define PSR_IEP 0x2                     // Previous interrupt enable <2>
  161. #define PSR_KUP 0x3                     // Previous kernel/user <3>
  162. #define PSR_PMODE PSR_KUP               // Previous mode bit <3>
  163. #define PSR_IEO 0x4                     // Old interrupt enable <4>
  164. #define PSR_KUO 0x5                     // Old kernel/user <5>
  165. #define PSR_INTMASK 0x8                 // Interrupt mask <15:8>
  166. #define PSR_ISC 0x10                    // Isolate d-cache <16>
  167. #define PSR_SWC 0x11                    // Swap caches <17>
  168. #define PSR_PZ 0x12                     // Parity zero <18>
  169. #define PSR_CM 0x13                     // Cache miss <19>
  170. #define PSR_PE 0x14                     // Parity error <20>
  171. #define PSR_TS 0x15                     // TLB shutdown <21>
  172. #define PSR_BEV 0x16                    // Bootstrap exception vector <22>
  173. #define PSR_CU0 0x1c                    // Coprocessor 0 enabled <28>
  174. #define PSR_CU1 0x1d                    // Coprocessor 1 enabled <29>
  175. #define PSR_CU2 0x1e                    // Coprocessor 2 enabled <30>
  176. #define PSR_CU3 0x1f                    // Coprocessor 3 enabled <31>
  177.  
  178. #endif
  179.  
  180. //
  181. // Define R4000 system coprocessor registers.
  182. //
  183.  
  184. #if defined(R4000)
  185.  
  186. #define index $0                        // TB index register
  187. #define random $1                       // TB random register
  188. #define entrylo0 $2                     // TB entry low 0 register
  189. #define entrylo1 $3                     // TB entry low 1 register
  190. #define context $4                      // TB context register
  191. #define pagemask $5                     // Page mask register
  192. #define wired $6                        // Wired TB entries register
  193. #define badvaddr $8                     // TB bad virtual address register
  194. #define count $9                        // Timer count register
  195. #define entryhi $10                     // TB entry high register
  196. #define compare $11                     // Timer compare register
  197. #define psr $12                         // Processor status register
  198. #define cause $13                       // Exception cause register
  199. #define epc $14                         // Exception PC register
  200. #define prid $15                        // Processor id register
  201. #define config $16                      // Configuration register
  202. #define lladdr $17                      // Load linked address register
  203. #define watchlo $18                     // Watch low address register
  204. #define watchhi $19                     // Watch high address register
  205. #define ecc $26                         // S-cache ECC and primary parity register
  206. #define cacheerr $27                    // Cache error and status register
  207. #define taglo $28                       // Cache tag low register
  208. #define taghi $29                       // Cache tag high register
  209. #define errorepc $30                    // Error exception PC register
  210.  
  211. //
  212. // Define R4000 system coprocessor register bit field offsets.
  213. //
  214.  
  215. #define INDEX_INDEX 0x0                 // TLB specified index <5:0>
  216. #define INDEX_PROBE 0x1f                // TLB probe failure <31>
  217.  
  218. #define RANDOM_INDEX 0x0                // TLB random index <5:0>
  219.  
  220. #define ENTRYLO_G 0x0                   // Global <0>
  221. #define ENTRYLO_V 0x1                   // Valid <1>
  222. #define ENTRYLO_D 0x2                   // Dirty <2>
  223. #define ENTRYLO_C 0x3                   // Cache control <5:3>
  224. #define ENTRYLO_PFN 0x6                 // Page Frame <29:6>
  225.  
  226. #define PAGEMASK_PAGEMASK 0xd           // Page mask <24:13>
  227.  
  228. #define WIRED_NUMBER 0x0                // Wired entries <5:0>
  229.  
  230. #define ENTRYHI_PID 0x0                 // Process id <7:0>
  231. #define ENTRYHI_VPN2 0xd                // Virtual page <31:13>
  232.  
  233. #define PID_MASK 0xfff                  // allow for ample expansion
  234.  
  235. #define PSR_IE 0x0                      // Interrupt enable <0>
  236. #define PSR_EXL 0x1                     // Exception level <1>
  237. #define PSR_ERL 0x2                     // Error level <2>
  238. #define PSR_KSU 0x3                     // Kernel/supervisor/user <4:3>
  239. #define PSR_PMODE (PSR_KSU + 1)         // Previous mode bit <4>
  240. #define PSR_UX 0x5                      // User extended <5>
  241. #define PSR_SX 0x6                      // Supervior extended <6>
  242. #define PSR_KX 0x7                      // Kernel extended <7>
  243. #define PSR_INTMASK 0x8                 // Interrupt mask <15:8>
  244. #define PSR_DE 0x10                     // Disable cache parity and ECC <16>
  245. #define PSR_CE 0x11                     // Check enable <17>
  246. #define PSR_CH 0x12                     // Cache hit <18>
  247. #define PSR_SR 0x14                     // Soft reset <20>
  248. #define PSR_TS 0x15                     // TLB shutdown <21>
  249. #define PSR_BEV 0x16                    // Bootstrap exception vector <22>
  250. #define PSR_CU0 0x1c                    // Coprocessor 0 enabled <28>
  251. #define PSR_CU1 0x1d                    // Coprocessor 1 enabled <29>
  252. #define PSR_CU2 0x1e                    // Coprocessor 2 enabled <30>
  253. #define PSR_CU3 0x1f                    // Coprocessor 3 enabled <31>
  254.  
  255. #define CONFIG_K0 0x0                   // Kseg0 cache algorithm <2:0>
  256. #define CONFIG_CU 0x3                   // Update on store conditional <3>
  257. #define CONFIG_DB 0x4                   // Data cache block size <4>
  258. #define CONFIG_IB 0x5                   // Instruction cache block size <5>
  259. #define CONFIG_DC 0x6                   // Data cache size <8:6>
  260. #define CONFIG_IC 0x9                   // Instruction cache size <11:9>
  261. #define CONFIG_EB 0xd                   // Block ordering <13>
  262. #define CONFIG_EM 0xe                   // ECC mode enable <14>
  263. #define CONFIG_BE 0xf                   // Big endian memory <15>
  264. #define CONFIG_SM 0x10                  // Use dirty shared state <16>
  265. #define CONFIG_SC 0x11                  // Secondary cache present <17>
  266. #define CONFIG_EW 0x12                  // System address port width <19:18>
  267. #define CONFIG_SW 0x14                  // Secondary cache port width <20>
  268. #define CONFIG_SS 0x15                  // Split secondary cache mode <21>
  269. #define CONFIG_SB 0x16                  // Secondary cache block size <23:22>
  270. #define CONFIG_EP 0x18                  // Pattern for write back data <27:24>
  271. #define CONFIG_EC 0x1c                  // System address port clock ratio <30:28>
  272. #define CONFIG_CM 0x1f                  // Master checker mode <31>
  273.  
  274. #define ECC_ECC 0x0                     // Secondary cache ECC <7:0>
  275.  
  276. #define CACHEERR_PIDX 0x0               // Primary cache index <2:0>
  277. #define CACHEERR_SIDX 0x3               // Secondary cache index <21:3>
  278. #define CACHEERR_EI 0x18                // ECC error on pimary store miss <24>
  279. #define CACHEERR_EB 0x19                // Data error on instrruction error <25>
  280. #define CACHEERR_EE 0x1a                // Error on system address bus <26>
  281. #define CACHEERR_ES 0x1b                // Error accessing processor state <27>
  282. #define CACHEERR_ET 0x1c                // Error on tag field <28>
  283. #define CACHEERR_ED 0x1d                // Error on data field <29>
  284. #define CACHEERR_EC 0x1e                // Cache level of error <30>
  285. #define CACHEERR_ER 0x1f                // Type of reference <31>
  286.  
  287. #define TAGLO_P 0x0                     // primary tag even parity <0>
  288. #define TAGLO_PSTATE 0x6                // primary cache state <7:6>
  289. #define TAGLO_PTAGLO 0x8                // primary tag low physical address <31:8>
  290.  
  291. #endif
  292.  
  293. //
  294. // Define R3000 and R4000 cause register bit offsets.
  295. //
  296.  
  297. #define CAUSE_XCODE 0x2                 // Exception code <6:2>
  298. #define CAUSE_INTPEND 0x8               // Interrupt pending <15:8>
  299. #define CAUSE_CE 0x1c                   // Coprocessor unusable <29:28>
  300. #define CAUSE_BD 0x1f                   // Branch delay slot <31>
  301.  
  302. //
  303. // Define R3000 and R4000 processor id register field offsets.
  304. //
  305.  
  306. #define PRID_REV 0x0                    // Revision level <7:0>
  307. #define PRID_IMP 0x8                    // Implementation type <15:8>
  308.  
  309. //
  310. // Define R3000 and R4000 exception codes.
  311. //
  312.  
  313. #define XCODE_INTERRUPT 0x0             // Interrupt
  314. #define XCODE_MODIFY 0x4                // TLB modify
  315. #define XCODE_READ_MISS 0x8             // TLB read miss
  316. #define XCODE_WRITE_MISS 0xc            // TLB write miss
  317. #define XCODE_READ_ADDRESS_ERROR 0x10   // Read alignment error
  318. #define XCODE_WRITE_ADDRESS_ERROR 0x14  // Write alignment error
  319. #define XCODE_INSTRUCTION_BUS_ERROR 0x18 // Instruction bus error
  320. #define XCODE_DATA_BUS_ERROR 0x1c       // Data bus error
  321. #define XCODE_SYSTEM_CALL 0x20          // System call
  322. #define XCODE_BREAKPOINT 0x24           // Breakpoint
  323. #define XCODE_ILLEGAL_INSTRUCTION 0x28  // Illegal instruction
  324. #define XCODE_COPROCESSOR_UNUSABLE 0x2c // Coprocessor unusable
  325. #define XCODE_INTEGER_OVERFLOW 0x30     // Arithmetic overflow
  326.  
  327. #if defined(R3000)
  328.  
  329. #define XCODE_PANIC 0x3c                // Stack overflow (software)
  330.  
  331. #define XCODE_MASK (0xf << CAUSE_XCODE) // R3000 exception code mask
  332.  
  333. #define MISS_MASK (XCODE_MASK & \
  334.                         (~(XCODE_READ_MISS ^ XCODE_WRITE_MISS))) //
  335.  
  336. #endif
  337.  
  338. #if defined(R4000)
  339.  
  340. #define XCODE_TRAP 0x34                 // Trap instruction
  341. #define XCODE_VIRTUAL_INSTRUCTION 0x38  // Virtual instruction coherency
  342. #define XCODE_FLOATING_EXCEPTION 0x3c   // Floating point exception
  343. #define XCODE_WATCHPOINT 0x5c           // Watch point
  344. #define XCODE_PANIC 0x78                // Stack overflow (software)
  345. #define XCODE_VIRTUAL_DATA 0x7c         // Virtual data coherency
  346.  
  347. #define XCODE_MASK (0x1f << CAUSE_XCODE) // R4000 exception code mask
  348.  
  349. #define MISS_MASK (XCODE_MASK & \
  350.                         (~(XCODE_READ_MISS ^ XCODE_WRITE_MISS))) //
  351.  
  352. #endif
  353.  
  354. //
  355. // Define R4000 page mask values.
  356. //
  357.  
  358. #if defined(R4000)
  359.  
  360. #define PAGEMASK_4KB 0x0                // 4kb page
  361. #define PAGEMASK_16KB 0x3               // 16kb page
  362. #define PAGEMASK_64KB 0xf               // 64kb page
  363. #define PAGEMASK_256KB 0x3f             // 256kb page
  364. #define PAGEMASK_1MB 0xff               // 1mb page
  365. #define PAGEMASK_4MB 0x3ff              // 4mb page
  366. #define PAGEMASK_16MB 0xfff             // 16mb page
  367.  
  368. #endif
  369.  
  370. //
  371. // Define R4000 primary cache states.
  372. //
  373.  
  374. #if defined(R4000)
  375.  
  376. #define PRIMARY_CACHE_INVALID 0x0       // primary cache invalid
  377. #define PRIMARY_CACHE_SHARED 0x1        // primary cache shared (clean or dirty)
  378. #define PRIMARY_CACHE_CLEAN_EXCLUSIVE 0x2 // primary cache clean exclusive
  379. #define PRIMARY_CACHE_DIRTY_EXCLUSIVE 0x3 // primary cache dirty exclusive
  380.  
  381. #endif
  382.  
  383. //
  384. // Define R4000 cache instruction operation codes.
  385. //
  386.  
  387. #if defined(R4000)
  388.  
  389. #define INDEX_INVALIDATE_I 0x0          // invalidate primary instruction cache
  390. #define INDEX_WRITEBACK_INVALIDATE_D 0x1 // writeback/invalidate primary data cache
  391. #define INDEX_INVALIDATE_SI 0x2         // invalidate secondary instruction cache
  392. #define INDEX_WRITEBACK_INVALIDATE_SD 0x3 // writeback/invalidate secondary data cache
  393.  
  394. #define INDEX_LOAD_TAG_I 0x4            // load primary instruction tag indexed
  395. #define INDEX_LOAD_TAG_D 0x5            // load primary data tag indexed
  396. #define INDEX_LOAD_TAG_SI 0x6           // load secondary instruction tag indexed
  397. #define INDEX_LOAD_TAG_SD 0x7           // load secondary data tag indexed
  398.  
  399. #define INDEX_STORE_TAG_I 0x8           // store primary instruction tag indexed
  400. #define INDEX_STORE_TAG_D 0x9           // store primary data tag indexed
  401. #define INDEX_STORE_TAG_SI 0xa          // store secondary instruction tag indexed
  402. #define INDEX_STORE_TAG_SD 0xb          // store secondary data tag indexed
  403.  
  404. #define CREATE_DIRTY_EXCLUSIVE_D 0xd    // create dirty exclusive primary data cache
  405. #define CREATE_DIRTY_EXCLUSIVE_SD 0xf   // create dirty exclusive secondary data cache
  406.  
  407. #define HIT_INVALIDATE_I 0x10           // invalidate primary instruction cache
  408. #define HIT_INVALIDATE_D 0x11           // invalidate primary data cache
  409. #define HIT_INVALIDATE_SI 0x12          // invalidate secondary instruction cache
  410. #define HIT_INVALIDATE_SD 0x13          // invalidate secondary data cache
  411.  
  412. #define HIT_WRITEBACK_INVALIDATE_D 0x15 // writeback/invalidate primary data cache
  413. #define HIT_WRITEBACK_INVALIDATE_SD 0x17 // writeback/invalidate secondary data cache
  414.  
  415. #define HIT_WRITEBACK_D 0x19            // writeback primary data cache
  416. #define HIT_WRITEBACK_SD 0x1b           // writeback secondary data cache
  417.  
  418. #define HIT_SET_VIRTUAL_SI 0x1e         // hit set virtual secondary instruction cache
  419. #define HIT_SET_VIRTUAL_SD 0x1f         // hit set virtual secondary data cache
  420.  
  421. #endif
  422.  
  423. //
  424. // Define enable and disable interrupt macros.
  425. //
  426.  
  427. #if defined(R3000)
  428.  
  429. #define DISABLE_INTERRUPTS(reg) \
  430.         .set    noreorder; \
  431.         .set    noat;      \
  432.         li      AT,1 << PSR_CU1; \
  433.         mfc0    reg,psr;   \
  434.         mtc0    AT,psr;    \
  435.         nop;               \
  436.         nop;               \
  437.         .set    at;        \
  438.         .set    reorder;
  439.  
  440. #define ENABLE_INTERRUPTS(reg) \
  441.         .set    noreorder; \
  442.         .set    noat;      \
  443.         mtc0    reg,psr;   \
  444.         nop;               \
  445.         .set    at;        \
  446.         .set    reorder;
  447.  
  448. #endif
  449.  
  450. #if defined(R4000)
  451.  
  452. #define DISABLE_INTERRUPTS(reg) \
  453.         .set    noreorder; \
  454.         .set    noat;      \
  455.         li      AT,1 << PSR_CU1; \
  456.         mfc0    reg,psr;   \
  457.         mtc0    AT,psr;    \
  458.         nop;               \
  459.         nop;               \
  460.         nop;               \
  461.         .set    at;        \
  462.         .set    reorder;
  463.  
  464. #define ENABLE_INTERRUPTS(reg) \
  465.         .set    noreorder; \
  466.         .set    noat;      \
  467.         mtc0    reg,psr;   \
  468.         nop;               \
  469.         nop;               \
  470.         .set    at;        \
  471.         .set    reorder;
  472.  
  473. #endif
  474.  
  475. //
  476. // Define floating coprocessor registers
  477. //
  478.  
  479. #define fsrid $0                        // floating identification register
  480. #define fsr $31                         // floating status register
  481.  
  482. //
  483. // Define floating status register bit offsets.
  484. //
  485.  
  486. #define FSR_RM 0x0
  487. #define FSR_SI 0x2
  488. #define FSR_SU 0x3
  489. #define FSR_SO 0x4
  490. #define FSR_SZ 0x5
  491. #define FSR_SV 0x6
  492. #define FSR_EI 0x7
  493. #define FSR_EU 0x8
  494. #define FSR_EO 0x9
  495. #define FSR_EZ 0xa
  496. #define FSR_EV 0xb
  497. #define FSR_XI 0xc
  498. #define FSR_XU 0xd
  499. #define FSR_XO 0xe
  500. #define FSR_XZ 0xf
  501. #define FSR_XV 0x10
  502. #define FSR_XE 0x11
  503. #define FSR_CC 0x17
  504. #define FSR_FS 0x18
  505.  
  506. //
  507. // Define save and restore floating state macros.
  508. //
  509.  
  510. #if defined(R3000)
  511.  
  512. #define RESTORE_VOLATILE_FLOAT_STATE         \
  513.         .set    noreorder;                   \
  514.         jal     KiRestoreVolatileFloatState; \
  515.         lwc1    f0,TrFltF0(s8);              \
  516.         .set    reorder;
  517.  
  518. #define SAVE_VOLATILE_FLOAT_STATE            \
  519.         .set    noreorder;                   \
  520.         jal     KiSaveVolatileFloatState;    \
  521.         swc1    f0,TrFltF0(s8);              \
  522.         .set    reorder;
  523.  
  524. #endif
  525.  
  526. #if defined(R4000)
  527.  
  528. #define RESTORE_VOLATILE_FLOAT_STATE         \
  529.         .set    noreorder;                   \
  530.         jal     KiRestoreVolatileFloatState; \
  531.         ldc1    f0,TrFltF0(s8);              \
  532.         .set    reorder;
  533.  
  534. #define SAVE_VOLATILE_FLOAT_STATE            \
  535.         .set    noreorder;                   \
  536.         jal     KiSaveVolatileFloatState;    \
  537.         sdc1    f0,TrFltF0(s8);              \
  538.         .set    reorder;
  539.  
  540. #endif
  541.  
  542. #if defined(R3000)
  543.  
  544. #define RESTORE_NONVOLATILE_FLOAT_STATE         \
  545.         .set    noreorder;                      \
  546.         jal     KiRestoreNonvolatileFloatState; \
  547.         lwc1    f20,ExFltF20(sp);               \
  548.         .set    reorder;
  549.  
  550. #define SAVE_NONVOLATILE_FLOAT_STATE            \
  551.         .set    noreorder;                      \
  552.         jal     KiSaveNonvolatileFloatState;    \
  553.         swc1    f20,ExFltF20(sp);               \
  554.         .set    reorder;
  555.  
  556. #endif
  557.  
  558. #if defined(R4000)
  559.  
  560. #define RESTORE_NONVOLATILE_FLOAT_STATE         \
  561.         .set    noreorder;                      \
  562.         jal     KiRestoreNonvolatileFloatState; \
  563.         ldc1    f20,ExFltF20(sp);               \
  564.         .set    reorder;
  565.  
  566. #define SAVE_NONVOLATILE_FLOAT_STATE            \
  567.         .set    noreorder;                      \
  568.         jal     KiSaveNonvolatileFloatState;    \
  569.         sdc1    f20,ExFltF20(sp);               \
  570.         .set    reorder;
  571.  
  572. #endif
  573.  
  574. //
  575. // Define TB and cache parameters.
  576. //
  577.  
  578. #if defined(R3000)
  579.  
  580. #define NUMBER_PIDS 64                  // number of process ids
  581.  
  582. #define PCR_ENTRY 0                     // TB entry numbers (2) for the PCR
  583. #define PDR_ENTRY 2                     // TB entry number (1) for the PDR
  584. #define KSTACK_ENTRY 3                  // TB entry numbers (2) for kernel stack
  585. #define KDPORT_ENTRY 5                  // TB entry number (1) for debug port
  586. #define DMA_ENTRY 6                     // TB entry number (1) for DMA registers
  587. #define INTERRUPT_ENTRY 7               // TB entry number (1) for interrupt source
  588.  
  589. #define TB_SIZE 64                      // number of TB entries
  590. #define TB_ENTRY_SIZE (2 * 4)           // size of TB entry
  591. #define FIXED_BASE 0                    // base index of fixed TB entries
  592. #define FIXED_ENTRIES (INTERRUPT_ENTRY + 1) // number of fixed TB entries
  593. #define RANDOM_BASE FIXED_ENTRIES       // base index of random TB entries
  594. #define RANDOM_ENTRIES (TB_SIZE - RANDOM_BASE) // number of random TB entries
  595.  
  596. #endif
  597.  
  598. #if defined(R4000)
  599.  
  600. #define PCR_ENTRY 0                     // TB entry numbers (2) for the PCR
  601. #define PDR_ENTRY 2                     // TB entry number (1) for the PDR
  602. #define LARGE_ENTRY 3                   // TB entry number (1) for large entry
  603. #define DMA_ENTRY 4                     // TB entry number (1) for DMA/InterruptSource
  604.  
  605. #define TB_ENTRY_SIZE (3 * 4)           // size of TB entry
  606. #define FIXED_BASE 0                    // base index of fixed TB entries
  607. #define FIXED_ENTRIES (DMA_ENTRY + 1)   // number of fixed TB entries
  608.  
  609. #endif
  610.  
  611. //
  612. // Define cache parameters
  613. //
  614.  
  615. #define DCACHE_SIZE 4 * 1024            // size of data cache in bytes
  616. #define ICACHE_SIZE 4 * 1024            // size of instruction cache in bytes
  617. #define MINIMUM_CACHE_SIZE 4 * 1024     // minimum size of cache
  618. #define MAXIMUM_CACHE_SIZE 128 * 1024   // maximum size fo cache
  619.  
  620. //
  621. // Define subtitle macro
  622. //
  623.  
  624. #define SBTTL(x)
  625.  
  626. //
  627. // Define global definition macros.
  628. //
  629.  
  630. #define END_REGION(Name)               \
  631.         .globl  Name;                  \
  632. Name:;
  633.  
  634. #define START_REGION(Name)             \
  635.         .globl  Name;                  \
  636. Name:;
  637.  
  638. //
  639. // Define trap frame generation macro.
  640. //
  641.  
  642. #define GENERATE_TRAP_FRAME             \
  643.         .set    noreorder;              \
  644.         .set    noat;                   \
  645.         jal     KiGenerateTrapFrame;    \
  646.         sw      AT,TrIntAt(s8);         \
  647.         .set    at;                     \
  648.         .set    reorder;
  649.  
  650. //
  651. // Define restore volatile integer state macro.
  652. //
  653.  
  654. #define RESTORE_VOLATILE_INTEGER_STATE  \
  655.         .set    noreorder;              \
  656.         .set    noat;                   \
  657.         jal     KiRestoreVolatileIntegerState; \
  658.         lw      AT,TrIntAt(s8);         \
  659.         .set    at;                     \
  660.         .set    reorder;
  661.  
  662. //
  663. // Define save volatile integer state macro.
  664. //
  665.  
  666. #define SAVE_VOLATILE_INTEGER_STATE     \
  667.         .set    noreorder;              \
  668.         .set    noat;                   \
  669.         jal     KiSaveVolatileIntegerState; \
  670.         sw      AT,TrIntAt(s8);         \
  671.         .set    at;                     \
  672.         .set    reorder;
  673.  
  674. //
  675. // Define procedure entry macros
  676. //
  677.  
  678. #define ALTERNATE_ENTRY(Name)           \
  679.         .globl  Name;                   \
  680. Name:;
  681.  
  682. #define LEAF_ENTRY(Name)                \
  683.         .text;                          \
  684.         .globl  Name;                   \
  685.         .ent    Name, 0;                \
  686. Name:;                                  \
  687.         .frame  sp, 0, ra;              \
  688.         .prologue 0;
  689.  
  690. #define NESTED_ENTRY(Name, fsize, retrg) \
  691.         .text;                          \
  692.         .globl  Name;                   \
  693.         .ent    Name, 0;                \
  694. Name:;                                  \
  695.         .frame  sp, fsize, retrg;
  696.  
  697. #define ALTERNATE_ENTRY_S(Name)         \
  698.         .globl  Name;                   \
  699. Name:;
  700.  
  701. #define SYSTEM_ENTRY(Name)              \
  702.         .text;                          \
  703.         .globl  Name;                   \
  704.         .ent    Name, 0;                \
  705. Name:;                                  \
  706.         .frame  sp, 0, ra;              \
  707.         .prologue 0;
  708.  
  709. #define LEAF_ENTRY_S(Name, Section)     \
  710.         .text   Section;                \
  711.         .globl  Name;                   \
  712.         .ent    Name, 0;                \
  713. Name:;                                  \
  714.         .frame  sp, 0, ra;              \
  715.         .prologue 0;
  716.  
  717. #define NESTED_ENTRY_S(Name, fsize, retrg, Section) \
  718.         .text   Section;                \
  719.         .globl  Name;                   \
  720.         .ent    Name, 0;                \
  721. Name:;                                  \
  722.         .frame  sp, fsize, retrg;
  723.  
  724. //
  725. // Define exception handling macros.
  726. //
  727.  
  728. #define EXCEPTION_HANDLER(Handler)      \
  729.         .edata  1, Handler;
  730.  
  731. #define PROLOGUE_END .prologue 1;
  732.  
  733. //
  734. // Define exception data section and align.
  735. //
  736.  
  737. #ifndef HEADER_FILE
  738.  
  739.         .edata  0
  740.         .text
  741.  
  742. #endif
  743.