home *** CD-ROM | disk | FTP | other *** search
/ Piper's Pit BBS/FTP: ibm 0020 - 0029 / ibm0020-0029 / ibm0028.tar / ibm0028 / CUPL21-4.ZIP / MDECODE.SI < prev    next >
Encoding:
Text File  |  1986-03-02  |  2.8 KB  |  53 lines
  1. Name         Mdecode;
  2. Partno         CA0011;
  3. Revision     01;
  4. Date         5/12/82;
  5. Designer     Osann/Kahl;
  6. Company         Assisted Technology, Inc.;
  7. Assembly     PC Expansion Memory;
  8. Location     16A;
  9.  
  10. /************************************************************************/
  11. /* This device generates the memory RAS signals and initiates the    */
  12. /* generation of CAS. It also enables the data bus transceiver for    */
  13. /* both the memory and I/O read cycles.                 */
  14. /************************************************************************/
  15. /* Allowable Target Device Types:    PAL16L8   82S153        */
  16. /************************************************************************/
  17.  
  18. ORDER:    a19, %1, a18, %1, a17, %1, a16, %2,
  19.     !memw, %1, !memr, %1, !ior, %1, !ioacc, %1, !memacc, %2,
  20.     !refcyc, %1, raminh, %1, altloc, %2,
  21.  
  22.     !ras3, %1, !ras2, %1, !ras1, %1, !ras0, %1, !casacc, %1, rdbuff;
  23.  
  24. VECTORS:
  25.  
  26. $msg "                       !  !              !";
  27. $msg "                     ! m  r r a          c r";
  28. $msg "               ! !   i e  e a l  ! ! ! ! a d";
  29. $msg "               m m ! o m  f m t  r r r r s b";
  30. $msg "      a a a a  e e i a a  c i l  a a a a a u";
  31. $msg "      1 1 1 1  m m o c c  y n o  s s s s c f";
  32. $msg "      9 8 7 6  w r r c c  c h c  3 2 1 0 c f";
  33. $msg "     ----------------------------------------";
  34. 0 0 0 0  0 1 1 1 0  1 0 0  H H H L L L    /* memory access wr 00000-0FFFF */
  35. 0 0 0 0  1 0 1 1 0  1 0 0  H H H L L H    /* memory access rd 00000-0FFFF */
  36. 0 0 0 1  0 1 1 1 0  1 0 0  H H L H L L    /* memory access wr 10000-1FFFF */
  37. 0 0 0 1  1 0 1 1 0  1 0 0  H H L H L H    /* memory access rd 10000-1FFFF */
  38. 0 0 1 0  0 1 1 1 0  1 0 0  H L H H L L    /* memory access wr 20000-2FFFF */
  39. 0 0 1 0  1 0 1 1 0  1 0 0  H L H H L H    /* memory access rd 20000-2FFFF */
  40. 0 0 1 1  0 1 1 1 0  1 0 0  L H H H L L    /* memory access wr 30000-3FFFF */
  41. 0 0 1 1  1 0 1 1 0  1 0 0  L H H H L H    /* memory access rd 30000-3FFFF */
  42. 0 1 0 0  0 1 1 1 0  1 0 1  H H H L L L    /* memory access wr 40000-4FFFF */
  43. 0 1 0 0  1 0 1 1 0  1 0 1  H H H L L H    /* memory access rd 40000-4FFFF */
  44. 0 1 0 1  0 1 1 1 0  1 0 1  H H L H L L    /* memory access wr 50000-5FFFF */
  45. 0 1 0 1  1 0 1 1 0  1 0 1  H H L H L H    /* memory access rd 50000-5FFFF */
  46. 0 1 1 0  0 1 1 1 0  1 0 1  H L H H L L    /* memory access wr 60000-6FFFF */
  47. 0 1 1 0  1 0 1 1 0  1 0 1  H L H H L H    /* memory access rd 60000-6FFFF */
  48. 0 1 1 1  0 1 1 1 0  1 0 1  L H H H L L    /* memory access wr 70000-7FFFF */
  49. 0 1 1 1  1 0 1 1 0  1 0 1  L H H H L H    /* memory access rd 70000-7FFFF */
  50. X X X X  1 1 1 1 1  0 0 0  L L L L H L    /* memory refresh cycle     */
  51. X X X X  1 1 1 1 1  0 0 1  L L L L H L    /* memory refresh cycle     */
  52. 0 0 0 0  1 1 0 0 1  1 0 0  H H H H H H    /* i/o read cycle        */
  53.