home *** CD-ROM | disk | FTP | other *** search
/ PC Welt 2006 November (DVD) / PCWELT_11_2006.ISO / casper / filesystem.squashfs / usr / src / linux-headers-2.6.17-6 / include / asm-sparc64 / dma.h < prev    next >
Encoding:
C/C++ Source or Header  |  2006-08-11  |  8.4 KB  |  221 lines
  1. /* $Id: dma.h,v 1.21 2001/12/13 04:16:52 davem Exp $
  2.  * include/asm-sparc64/dma.h
  3.  *
  4.  * Copyright 1996 (C) David S. Miller (davem@caip.rutgers.edu)
  5.  */
  6.  
  7. #ifndef _ASM_SPARC64_DMA_H
  8. #define _ASM_SPARC64_DMA_H
  9.  
  10. #include <linux/kernel.h>
  11. #include <linux/types.h>
  12. #include <linux/spinlock.h>
  13.  
  14. #include <asm/sbus.h>
  15. #include <asm/delay.h>
  16. #include <asm/oplib.h>
  17.  
  18. extern spinlock_t  dma_spin_lock;
  19.  
  20. #define claim_dma_lock() \
  21. ({    unsigned long flags; \
  22.     spin_lock_irqsave(&dma_spin_lock, flags); \
  23.     flags; \
  24. })
  25.  
  26. #define release_dma_lock(__flags) \
  27.     spin_unlock_irqrestore(&dma_spin_lock, __flags);
  28.  
  29. /* These are irrelevant for Sparc DMA, but we leave it in so that
  30.  * things can compile.
  31.  */
  32. #define MAX_DMA_CHANNELS 8
  33. #define DMA_MODE_READ    1
  34. #define DMA_MODE_WRITE   2
  35. #define MAX_DMA_ADDRESS  (~0UL)
  36.  
  37. /* Useful constants */
  38. #define SIZE_16MB      (16*1024*1024)
  39. #define SIZE_64K       (64*1024)
  40.  
  41. /* SBUS DMA controller reg offsets */
  42. #define DMA_CSR        0x00UL        /* rw  DMA control/status register    0x00   */
  43. #define DMA_ADDR    0x04UL        /* rw  DMA transfer address register  0x04   */
  44. #define DMA_COUNT    0x08UL        /* rw  DMA transfer count register    0x08   */
  45. #define DMA_TEST    0x0cUL        /* rw  DMA test/debug register        0x0c   */
  46.  
  47. /* DVMA chip revisions */
  48. enum dvma_rev {
  49.     dvmarev0,
  50.     dvmaesc1,
  51.     dvmarev1,
  52.     dvmarev2,
  53.     dvmarev3,
  54.     dvmarevplus,
  55.     dvmahme
  56. };
  57.  
  58. #define DMA_HASCOUNT(rev)  ((rev)==dvmaesc1)
  59.  
  60. /* Linux DMA information structure, filled during probe. */
  61. struct sbus_dma {
  62.     struct sbus_dma *next;
  63.     struct sbus_dev *sdev;
  64.     void __iomem *regs;
  65.  
  66.     /* Status, misc info */
  67.     int node;                /* Prom node for this DMA device */
  68.     int running;             /* Are we doing DMA now? */
  69.     int allocated;           /* Are we "owned" by anyone yet? */
  70.  
  71.     /* Transfer information. */
  72.     u32 addr;                /* Start address of current transfer */
  73.     int nbytes;              /* Size of current transfer */
  74.     int realbytes;           /* For splitting up large transfers, etc. */
  75.  
  76.     /* DMA revision */
  77.     enum dvma_rev revision;
  78. };
  79.  
  80. extern struct sbus_dma *dma_chain;
  81.  
  82. /* Broken hardware... */
  83. #define DMA_ISBROKEN(dma)    ((dma)->revision == dvmarev1)
  84. #define DMA_ISESC1(dma)      ((dma)->revision == dvmaesc1)
  85.  
  86. /* Main routines in dma.c */
  87. extern void dvma_init(struct sbus_bus *);
  88.  
  89. /* Fields in the cond_reg register */
  90. /* First, the version identification bits */
  91. #define DMA_DEVICE_ID    0xf0000000        /* Device identification bits */
  92. #define DMA_VERS0        0x00000000        /* Sunray DMA version */
  93. #define DMA_ESCV1        0x40000000        /* DMA ESC Version 1 */
  94. #define DMA_VERS1        0x80000000        /* DMA rev 1 */
  95. #define DMA_VERS2        0xa0000000        /* DMA rev 2 */
  96. #define DMA_VERHME       0xb0000000        /* DMA hme gate array */
  97. #define DMA_VERSPLUS     0x90000000        /* DMA rev 1 PLUS */
  98.  
  99. #define DMA_HNDL_INTR    0x00000001        /* An IRQ needs to be handled */
  100. #define DMA_HNDL_ERROR   0x00000002        /* We need to take an error */
  101. #define DMA_FIFO_ISDRAIN 0x0000000c        /* The DMA FIFO is draining */
  102. #define DMA_INT_ENAB     0x00000010        /* Turn on interrupts */
  103. #define DMA_FIFO_INV     0x00000020        /* Invalidate the FIFO */
  104. #define DMA_ACC_SZ_ERR   0x00000040        /* The access size was bad */
  105. #define DMA_FIFO_STDRAIN 0x00000040        /* DMA_VERS1 Drain the FIFO */
  106. #define DMA_RST_SCSI     0x00000080        /* Reset the SCSI controller */
  107. #define DMA_RST_ENET     DMA_RST_SCSI      /* Reset the ENET controller */
  108. #define DMA_ST_WRITE     0x00000100        /* write from device to memory */
  109. #define DMA_ENABLE       0x00000200        /* Fire up DMA, handle requests */
  110. #define DMA_PEND_READ    0x00000400        /* DMA_VERS1/0/PLUS Pending Read */
  111. #define DMA_ESC_BURST    0x00000800        /* 1=16byte 0=32byte */
  112. #define DMA_READ_AHEAD   0x00001800        /* DMA read ahead partial longword */
  113. #define DMA_DSBL_RD_DRN  0x00001000        /* No EC drain on slave reads */
  114. #define DMA_BCNT_ENAB    0x00002000        /* If on, use the byte counter */
  115. #define DMA_TERM_CNTR    0x00004000        /* Terminal counter */
  116. #define DMA_SCSI_SBUS64  0x00008000        /* HME: Enable 64-bit SBUS mode. */
  117. #define DMA_CSR_DISAB    0x00010000        /* No FIFO drains during csr */
  118. #define DMA_SCSI_DISAB   0x00020000        /* No FIFO drains during reg */
  119. #define DMA_DSBL_WR_INV  0x00020000        /* No EC inval. on slave writes */
  120. #define DMA_ADD_ENABLE   0x00040000        /* Special ESC DVMA optimization */
  121. #define DMA_E_BURSTS     0x000c0000       /* ENET: SBUS r/w burst mask */
  122. #define DMA_E_BURST32     0x00040000       /* ENET: SBUS 32 byte r/w burst */
  123. #define DMA_E_BURST16     0x00000000       /* ENET: SBUS 16 byte r/w burst */
  124. #define DMA_BRST_SZ      0x000c0000        /* SCSI: SBUS r/w burst size */
  125. #define DMA_BRST64       0x000c0000        /* SCSI: 64byte bursts (HME on UltraSparc only) */
  126. #define DMA_BRST32       0x00040000        /* SCSI: 32byte bursts */
  127. #define DMA_BRST16       0x00000000        /* SCSI: 16byte bursts */
  128. #define DMA_BRST0        0x00080000        /* SCSI: no bursts (non-HME gate arrays) */
  129. #define DMA_ADDR_DISAB   0x00100000        /* No FIFO drains during addr */
  130. #define DMA_2CLKS        0x00200000        /* Each transfer = 2 clock ticks */
  131. #define DMA_3CLKS        0x00400000        /* Each transfer = 3 clock ticks */
  132. #define DMA_EN_ENETAUI   DMA_3CLKS         /* Put lance into AUI-cable mode */
  133. #define DMA_CNTR_DISAB   0x00800000        /* No IRQ when DMA_TERM_CNTR set */
  134. #define DMA_AUTO_NADDR   0x01000000        /* Use "auto nxt addr" feature */
  135. #define DMA_SCSI_ON      0x02000000        /* Enable SCSI dma */
  136. #define DMA_PARITY_OFF   0x02000000        /* HME: disable parity checking */
  137. #define DMA_LOADED_ADDR  0x04000000        /* Address has been loaded */
  138. #define DMA_LOADED_NADDR 0x08000000        /* Next address has been loaded */
  139. #define DMA_RESET_FAS366 0x08000000        /* HME: Assert RESET to FAS366 */
  140.  
  141. /* Values describing the burst-size property from the PROM */
  142. #define DMA_BURST1       0x01
  143. #define DMA_BURST2       0x02
  144. #define DMA_BURST4       0x04
  145. #define DMA_BURST8       0x08
  146. #define DMA_BURST16      0x10
  147. #define DMA_BURST32      0x20
  148. #define DMA_BURST64      0x40
  149. #define DMA_BURSTBITS    0x7f
  150.  
  151. /* Determine highest possible final transfer address given a base */
  152. #define DMA_MAXEND(addr) (0x01000000UL-(((unsigned long)(addr))&0x00ffffffUL))
  153.  
  154. /* Yes, I hack a lot of elisp in my spare time... */
  155. #define DMA_ERROR_P(regs)  (((sbus_readl((regs) + DMA_CSR) & DMA_HNDL_ERROR))
  156. #define DMA_IRQ_P(regs)    (((sbus_readl((regs) + DMA_CSR)) & (DMA_HNDL_INTR | DMA_HNDL_ERROR)))
  157. #define DMA_WRITE_P(regs)  (((sbus_readl((regs) + DMA_CSR) & DMA_ST_WRITE))
  158. #define DMA_OFF(__regs)        \
  159. do {    u32 tmp = sbus_readl((__regs) + DMA_CSR); \
  160.     tmp &= ~DMA_ENABLE; \
  161.     sbus_writel(tmp, (__regs) + DMA_CSR); \
  162. } while(0)
  163. #define DMA_INTSOFF(__regs)    \
  164. do {    u32 tmp = sbus_readl((__regs) + DMA_CSR); \
  165.     tmp &= ~DMA_INT_ENAB; \
  166.     sbus_writel(tmp, (__regs) + DMA_CSR); \
  167. } while(0)
  168. #define DMA_INTSON(__regs)    \
  169. do {    u32 tmp = sbus_readl((__regs) + DMA_CSR); \
  170.     tmp |= DMA_INT_ENAB; \
  171.     sbus_writel(tmp, (__regs) + DMA_CSR); \
  172. } while(0)
  173. #define DMA_PUNTFIFO(__regs)    \
  174. do {    u32 tmp = sbus_readl((__regs) + DMA_CSR); \
  175.     tmp |= DMA_FIFO_INV; \
  176.     sbus_writel(tmp, (__regs) + DMA_CSR); \
  177. } while(0)
  178. #define DMA_SETSTART(__regs, __addr)    \
  179.     sbus_writel((u32)(__addr), (__regs) + DMA_ADDR);
  180. #define DMA_BEGINDMA_W(__regs)    \
  181. do {    u32 tmp = sbus_readl((__regs) + DMA_CSR); \
  182.     tmp |= (DMA_ST_WRITE|DMA_ENABLE|DMA_INT_ENAB); \
  183.     sbus_writel(tmp, (__regs) + DMA_CSR); \
  184. } while(0)
  185. #define DMA_BEGINDMA_R(__regs)    \
  186. do {    u32 tmp = sbus_readl((__regs) + DMA_CSR); \
  187.     tmp |= (DMA_ENABLE|DMA_INT_ENAB); \
  188.     tmp &= ~DMA_ST_WRITE; \
  189.     sbus_writel(tmp, (__regs) + DMA_CSR); \
  190. } while(0)
  191.  
  192. /* For certain DMA chips, we need to disable ints upon irq entry
  193.  * and turn them back on when we are done.  So in any ESP interrupt
  194.  * handler you *must* call DMA_IRQ_ENTRY upon entry and DMA_IRQ_EXIT
  195.  * when leaving the handler.  You have been warned...
  196.  */
  197. #define DMA_IRQ_ENTRY(dma, dregs) do { \
  198.         if(DMA_ISBROKEN(dma)) DMA_INTSOFF(dregs); \
  199.    } while (0)
  200.  
  201. #define DMA_IRQ_EXIT(dma, dregs) do { \
  202.     if(DMA_ISBROKEN(dma)) DMA_INTSON(dregs); \
  203.    } while(0)
  204.  
  205. #define for_each_dvma(dma) \
  206.         for((dma) = dma_chain; (dma); (dma) = (dma)->next)
  207.  
  208. extern int get_dma_list(char *);
  209. extern int request_dma(unsigned int, __const__ char *);
  210. extern void free_dma(unsigned int);
  211.  
  212. /* From PCI */
  213.  
  214. #ifdef CONFIG_PCI
  215. extern int isa_dma_bridge_buggy;
  216. #else
  217. #define isa_dma_bridge_buggy     (0)
  218. #endif
  219.  
  220. #endif /* !(_ASM_SPARC64_DMA_H) */
  221.