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Text File  |  2006-08-11  |  8.8 KB  |  277 lines
  1. Daten zwischen den L1-Daten-Caches der zwei 
  2. --- RECORDSEPARATOR ---
  3. Kerne direkt austauschen. Detaillierte Informa- 
  4. --- RECORDSEPARATOR ---
  5. tionen zu dieser Technik stehen vom Hersteller 
  6. --- RECORDSEPARATOR ---
  7. allerdings noch aus. 
  8. --- RECORDSEPARATOR ---
  9. Neben den zwei Daten- und einem Befehls- 
  10. --- RECORDSEPARATOR ---
  11. Prefetcher pro Prozessorkern besitzt die Core- 
  12. --- RECORDSEPARATOR ---
  13. Architektur zwei Prefetcher im L2-Cache. Diese 
  14. --- RECORDSEPARATOR ---
  15. suchen beispielsweise nach mehrfach vorhan- 
  16. --- RECORDSEPARATOR ---
  17. denen Datenmustern pro Core. Au├ƒerdem gibt 
  18. --- RECORDSEPARATOR ---
  19. der Smart Cache so genannte ┬îmismatched 
  20. --- RECORDSEPARATOR ---
  21. loads┬ì - vorab mit falschen Daten geladene Ca- 
  22. --- RECORDSEPARATOR ---
  23. che-Lines - automatische wieder frei. Damit 
  24. --- RECORDSEPARATOR ---
  25. steht beiden Kernen immer m├╢glichst viel Spei- 
  26. --- RECORDSEPARATOR ---
  27. cherplatz im L2-Cache zur Verf├╝gung.
  28. --- RECORDSEPARATOR ---
  29.  
  30. --- RECORDSEPARATOR ---
  31. Smart Memory Access
  32. --- RECORDSEPARATOR ---
  33.  
  34. --- RECORDSEPARATOR ---
  35. Mit Smart Memory Access f├╝hrt Intel einen Ad- 
  36. --- RECORDSEPARATOR ---
  37. vanced-Prefetch-Mechanismus f├╝r den Spei- 
  38. --- RECORDSEPARATOR ---
  39. cherzugriff ein. Die Core-Mikroarchitektur ver- 
  40. --- RECORDSEPARATOR ---
  41. bessert damit das Load-/Store-Handling beim 
  42. --- RECORDSEPARATOR ---
  43. Zugriff auf den Arbeitsspeicher. Intel will damit 
  44. --- RECORDSEPARATOR ---
  45. Latenzzeiten ┬îverstecken┬ì, indem die CPU Da- 
  46. --- RECORDSEPARATOR ---
  47. ten bereits spekulativ im Cache h├ñlt. Damit soll 
  48. --- RECORDSEPARATOR ---
  49. der Nachteil des externen Speicher-Controllers 
  50. --- RECORDSEPARATOR ---
  51. zumindest teilweise ├╝berwunden werden. 
  52. --- RECORDSEPARATOR ---
  53. Der Smart Memory Access setzt sich dabei aus 
  54. --- RECORDSEPARATOR ---
  55. den Improved Prefetchers sowie der Memory 
  56. --- RECORDSEPARATOR ---
  57. Disambiguation zusammen. Bei einer Out-of- 
  58. --- RECORDSEPARATOR ---
  59. Order-Architektur f├╝hrt der Prozessor die In- 
  60. --- RECORDSEPARATOR ---
  61. struktionen in einer optimierten, und nicht in 
  62. --- RECORDSEPARATOR ---
  63. der eingehenden Reihenfolge durch. Beim 
  64. --- RECORDSEPARATOR ---
  65. Speicherzugriff kann dies aber zu Problemen 
  66. --- RECORDSEPARATOR ---
  67. f├╝hren. Beispielsweise speichert ein Store1- 
  68. --- RECORDSEPARATOR ---
  69. Befehl Daten bei der Speicheradresse F000h. 
  70. --- RECORDSEPARATOR ---
  71. F├╝nf Befehle sp├ñter liest die CPU einen Load5- 
  72. --- RECORDSEPARATOR ---
  73. Befehl f├╝r diese Adresse ein. 
  74. --- RECORDSEPARATOR ---
  75. Dazwischen gibt es aber einen zweiten 
  76. --- RECORDSEPARATOR ---
  77. Speicherbefehle Store2 mit noch unbekannter 
  78. --- RECORDSEPARATOR ---
  79. und erst zur Laufzeit generierter Speicher- 
  80. --- RECORDSEPARATOR ---
  81. adresse. W├╝rde jetzt durch das Out-of-Order- 
  82. --- RECORDSEPARATOR ---
  83. Verfahren der Load5-Befehl durch die Optimie- 
  84. --- RECORDSEPARATOR ---
  85. rung vor dem Store2 ausgef├╝hrt werden, so 
  86. --- RECORDSEPARATOR ---
  87. liest der Prozessor eventuell die falschen Daten 
  88. --- RECORDSEPARATOR ---
  89. ein. Demnach darf ein Load-Befehl nicht vor 
  90. --- RECORDSEPARATOR ---
  91. dem Store erfolgen, wenn die Adresse des 
  92. --- RECORDSEPARATOR ---
  93. Load-Befehls noch nicht bekannt ist. Ein Ver- 
  94. --- RECORDSEPARATOR ---
  95. schieben von Load5 vor Store1 ist sowieso 
  96. --- RECORDSEPARATOR ---
  97. nicht erlaubt, weil diese direkt zusammen h├ñn- 
  98. --- RECORDSEPARATOR ---
  99. gen. 
  100. --- RECORDSEPARATOR ---
  101. Mit der Memory-Disambiguation-Technologie 
  102. --- RECORDSEPARATOR ---
  103. analysiert die CPU anhand spezieller Algorith- 
  104. --- RECORDSEPARATOR ---
  105. men, ob Loads von vorhergehenden Stores 
  106. --- RECORDSEPARATOR ---
  107. unabh├ñngig sind. Der Smart Memory Access 
  108. --- RECORDSEPARATOR ---
  109. der Core-Architektur entkoppelt damit Load- 
  110. --- RECORDSEPARATOR ---
  111. von Store-Vorg├ñngen. Bei typischem x86-Code 
  112. --- RECORDSEPARATOR ---
  113. h├ñngen dicht aufeinander folgende Store- und 
  114. --- RECORDSEPARATOR ---
  115. Load-Vorg├ñnge ├╝berwiegend nicht zusammen. 
  116. --- RECORDSEPARATOR ---
  117. Die Memory Disambiguation sollte bei der Out- 
  118. --- RECORDSEPARATOR ---
  119. of-Order-Architektur der Core-Prozessoren 
  120. --- RECORDSEPARATOR ---
  121. somit eine deutlich gesteigerte Effizienz er- 
  122. --- RECORDSEPARATOR ---
  123. m├╢glichen. 
  124. --- RECORDSEPARATOR ---
  125. Ausgef├╝hrte ┬îDisambiguated Loads┬ì ├╝berpr├╝ft 
  126. --- RECORDSEPARATOR ---
  127. die Core-Architektur nach deren Ausf├╝hrung 
  128. --- RECORDSEPARATOR ---
  129. auf die Datenkoh├ñrenz. War die Vorhersage 
  130. --- RECORDSEPARATOR ---
  131. falsch und ein Store-/Load-Vorgang hing von- 
  132. --- RECORDSEPARATOR ---
  133. einander ab, so wird die Pipeline ┬îgeflutet┬ì 
  134. --- RECORDSEPARATOR ---
  135. und der komplette Vorgang wiederholt. 
  136. --- RECORDSEPARATOR ---
  137. Das Verfahren der Memory Disambiguation 
  138. --- RECORDSEPARATOR ---
  139. verwendet Intel bereits bei der IA64-Architek- 
  140. --- RECORDSEPARATOR ---
  141. tur der Itanium-2-Prozessoren. Allerdings wird 
  142. --- RECORDSEPARATOR ---
  143. das Verfahren hier mit Unterst├╝tzung des Com- 
  144. --- RECORDSEPARATOR ---
  145. pilers erledigt, w├ñhrend die Core-Architektur 
  146. --- RECORDSEPARATOR ---
  147. die Memory Disambiguation im Silizium durch- 
  148. --- RECORDSEPARATOR ---
  149. f├╝hrt.
  150. --- RECORDSEPARATOR ---
  151.  
  152. --- RECORDSEPARATOR ---
  153. Intelligent Power Capability
  154. --- RECORDSEPARATOR ---
  155.  
  156. --- RECORDSEPARATOR ---
  157. Unter der Bezeichnung ┬îIntelligent Power Ca- 
  158. --- RECORDSEPARATOR ---
  159. pability┬ì fasst Intel die Powermanagement- 
  160. --- RECORDSEPARATOR ---
  161. Features der Core-Mikroarchitektur zusam- 
  162. --- RECORDSEPARATOR ---
  163. men. Einige Energiesparfunktionen verwendet 
  164. --- RECORDSEPARATOR ---
  165. Intel bereits beim Centrino-Prozessor Core 
  166. --- RECORDSEPARATOR ---
  167. Duo. 
  168. --- RECORDSEPARATOR ---
  169. So schaltet die Core-Architektur wie der Core 
  170. --- RECORDSEPARATOR ---
  171. Duo inaktive Logik-Subsysteme komplett ab, 
  172. --- RECORDSEPARATOR ---
  173. wenn diese zur Befehlsabarbeitung kurzfristig 
  174. --- RECORDSEPARATOR ---
  175. nicht ben├╢tigt werden. Damit l├ñsst sich Strom 
  176. --- RECORDSEPARATOR ---
  177. sparen. Das Ein- und Ausschalten der einzel- 
  178. --- RECORDSEPARATOR ---
  179. nen Bl├╢cke erledigt der Prozessor innerhalb 
  180. --- RECORDSEPARATOR ---
  181. eines Taktzyklus. 
  182. --- RECORDSEPARATOR ---
  183. Um nicht zu ├╝berhitzen, integriert Intel bei den 
  184. --- RECORDSEPARATOR ---
  185. Core-Prozessoren mehrere digitale Tempera- 
  186. --- RECORDSEPARATOR ---
  187. tursensoren (DTS) an den Hotspots. Eine dedi- 
  188. --- RECORDSEPARATOR ---
  189. zierte Logik scannt die Sensoren und misst die 
  190. --- RECORDSEPARATOR ---
  191. maximale Temperatur auf dem Siliziumpl├ñtt- 
  192. --- RECORDSEPARATOR ---
  193. chen. Bei zu hoher Temperatur beginnt die 
  194. --- RECORDSEPARATOR ---
  195. CPU automatisch zu ┬îthrotteln┬ì und reduziert 
  196. --- RECORDSEPARATOR ---
  197. die Taktfrequenz. Ist der Prozessor thermisch 
  198. --- RECORDSEPARATOR ---
  199. im gr├╝nen Bereich und nur m├ñ├ƒig ausgelastet, 
  200. --- RECORDSEPARATOR ---
  201. senkt die bekannte SpeedStep-Technologie bei 
  202. --- RECORDSEPARATOR ---
  203. den Core-Modellen die Taktfrequenz und Span- 
  204. --- RECORDSEPARATOR ---
  205. nung dynamisch. 
  206. --- RECORDSEPARATOR ---
  207. Bei der Core-Architektur l├ñsst Intel auch die 
  208. --- RECORDSEPARATOR ---
  209. internen Datenbusse nicht au├ƒen vor und opti- 
  210. --- RECORDSEPARATOR ---
  211. miert sie auf niedrigen Stromverbrauch. Des- 
  212. --- RECORDSEPARATOR ---
  213. halb werden nur die Stellen des Busses mit 
  214. --- RECORDSEPARATOR ---
  215. Strom versorgt, die diesen auch aktuell ben├╢ti- 
  216. --- RECORDSEPARATOR ---
  217. gen. Die volle Datenbreite der Datenbusse wird 
  218. --- RECORDSEPARATOR ---
  219. nicht bei allen Transaktionen ausgenutzt. Mit 
  220. --- RECORDSEPARATOR ---
  221. den ┬îSplit Busses┬ì teilt sie Intel f├╝r den Trans- 
  222. --- RECORDSEPARATOR ---
  223. fer von verschiedenen Datenbreiten auf. Bei- 
  224. --- RECORDSEPARATOR ---
  225. spielsweise werden bei 64-Bit-Daten die Lei- 
  226. --- RECORDSEPARATOR ---
  227. tungen der h├╢herwertigen 64 Bit nicht ben├╢ti- 
  228. --- RECORDSEPARATOR ---
  229. gt. 
  230. --- RECORDSEPARATOR ---
  231. Auch die Buffer-Schaltungen des FSB besitzen 
  232. --- RECORDSEPARATOR ---
  233. eine hohe Leistungsaufnahme. Diese Schalt- 
  234. --- RECORDSEPARATOR ---
  235. kreise konvertieren die Busspannungen in die 
  236. --- RECORDSEPARATOR ---
  237. vom Chip ben├╢tigten Spannungswerte. Die 
  238. --- RECORDSEPARATOR ---
  239. Core-Architektur versorgt wie bereits der Pen- 
  240. --- RECORDSEPARATOR ---
  241. tium M die Buffer dynamisch nur bei Bedarf 
  242. --- RECORDSEPARATOR ---
  243. und nicht st├ñndig.
  244. --- RECORDSEPARATOR ---
  245.  
  246. --- RECORDSEPARATOR ---
  247. Conroe-Benchmarks
  248. --- RECORDSEPARATOR ---
  249.  
  250. --- RECORDSEPARATOR ---
  251. Bereits im M├ñrz 2006 konnte tecCHANNEL auf 
  252. --- RECORDSEPARATOR ---
  253. dem Intel Developer Forum den Desktop-Core- 
  254. --- RECORDSEPARATOR ---
  255. Prozessor ┬îConroe┬ì testen. Das Sample arbei- 
  256. --- RECORDSEPARATOR ---
  257. tet mit 2,67 GHz Taktfrequenz und nimmt in 
  258. --- RECORDSEPARATOR ---
  259. einem Intel-Mainboard mit 975X-Express- 
  260. --- RECORDSEPARATOR ---
  261. Chipsatz Platz. Der Prozessorbus ist mit 1066 
  262. --- RECORDSEPARATOR ---
  263. MHz getaktet. Als Speicher steht dem Conroe 
  264. --- RECORDSEPARATOR ---
  265. 1 GByte DDR2-667-SDRAM in einer Dual- 
  266. --- RECORDSEPARATOR ---
  267. Channel-Konfiguration mit einem 5-5-5-Timing 
  268. --- RECORDSEPARATOR ---
  269. zur Verf├╝gung. 
  270. --- RECORDSEPARATOR ---
  271. Als Vergleich f├╝r den Conroe 2,67 GHz dient 
  272. --- RECORDSEPARATOR ---
  273. AMDs Dual-Core-CPU Athlon 64 FX-60. Statt 
  274. --- RECORDSEPARATOR ---
  275. mit den serienm├ñ├ƒigen 2,6 GHz arbeitet der 
  276. --- RECORDSEPARATOR ---
  277. Socket-939-Prozessors mit ├╝bertakteten 2,8