home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #26 / NN_1992_26.iso / spool / comp / cad / cadence / 483 < prev    next >
Encoding:
Text File  |  1992-11-12  |  2.5 KB  |  58 lines
  1. Newsgroups: comp.cad.cadence
  2. Path: sparky!uunet!indetech!daver!cypress.com!reb
  3. From: reb@cypress.com (Risto Bell/CAD)
  4. Subject: Re: DIVA extraction of 2-terminal MOS
  5. In-Reply-To: why@bnr.ca's message of 11 Nov 92 19:21:30 GMT
  6. Message-ID: <REB.92Nov12125723@wy.cypress.com>
  7. Lines: 43
  8. Sender: news@cypress.com
  9. Nntp-Posting-Host: 192.84.72.13
  10. Organization: Cypress Semiconductor Southeast Design Center
  11. References: <1992Nov11.105929.11702@walter.cray.com>
  12.     <1992Nov11.192130.16923@bcrka451.bnr.ca>
  13. Date: Thu, 12 Nov 1992 18:58:37 GMT
  14.  
  15. In article <1992Nov11.192130.16923@bcrka451.bnr.ca> why@bnr.ca (Graeme Boyd) writes:
  16.  
  17. >  In article <1992Nov11.105929.11702@walter.cray.com>, toma@baritone (Thomas Arneberg) writes:
  18. >  > Sometimes we tie together the drain and source nodes of an NMOS or PMOS 
  19. >  > device, to make it into a capacitor. But then DIVA layout extraction 
  20. >  > considers it some new two-terminal device, and will not extract it as a 
  21. >  > regular MOS device with two terminals tied together.
  22. ...
  23. >  This same "feature" is in PDV of EDGE, in both cases one solution is:
  24. >      extractDevice( ngate (gate "G") (ndiff "S" "D") (pwell "B") "nmos4" )
  25. >      extractDevice( ngate (gate "G") (ndiff "D") (pwell "B") "cap3" )
  26. ...
  27. >  Hence you require one additional symbol with 3 nodes. Then use the
  28. >  netlister(s) to create shorted MOS gates or capacitors depending on
  29. >  what the requirements are.
  30.  
  31. We go ahead and maintain the cap form library elements, in part because they
  32. can reduce schematic clutter, but also due to this long-standing Cadence
  33. limitation of basing terminals on logically distinct nets rather than
  34. geometrically distinct terminal connections.
  35.  
  36. Theoretically you could use multiple device statements as in the following
  37. rough example (sorry its in Edge syntax and its for a resistor not a
  38. transistor):
  39.  
  40.     dmyterm = or resterm;
  41.     connect ... resterm, dmyterm, by ...;
  42.     ...
  43.     dmyres = or resdev;
  44.     device( resdev, resterm = 2 "r0"|"r1", M = "rp" );
  45.     device( resdev, resterm = 1,           no_error );
  46.     device( dmyres, resterm = 2,      dmyterm = 2,      no_error );
  47.     device( dmyres, resterm = 1 "r0", dmyterm = 1 "r1", M = "rp" );
  48.  
  49. Creation of appropriate dummy copies of device and terminal layers can be
  50. extended to more than two terminals, but at the cost of an exponential number
  51. of device statements.  And your measure statements still have just one
  52. terminal to contend with in the shorted case.
  53.  
  54. (Diva equivalent to the pdverify no_error option is specify nil for the model
  55. name.)
  56. --
  57. -Risto        reb@cypress.com          "Have you got a 27B stroke 6?"
  58.