home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #26 / NN_1992_26.iso / spool / comp / cad / cadence / 477 < prev    next >
Encoding:
Text File  |  1992-11-11  |  1.9 KB  |  49 lines
  1. Newsgroups: comp.cad.cadence
  2. Path: sparky!uunet!utcsri!torn!nott!bnrgate!bcrka451!why
  3. From: why@bnr.ca (Graeme Boyd)
  4. Subject: Re: DIVA extraction of 2-terminal MOS
  5. Message-ID: <1992Nov11.192130.16923@bcrka451.bnr.ca>
  6. Originator: why@bcrks197
  7. Sender: 5E00 Corkstown News Server
  8. Reply-To: why@bnr.ca (Graeme Boyd)
  9. Organization: Bell Northern Research, Ottawa
  10. References:  <1992Nov11.105929.11702@walter.cray.com>
  11. Date: Wed, 11 Nov 1992 19:21:30 GMT
  12. Lines: 35
  13.  
  14.  
  15. In article <1992Nov11.105929.11702@walter.cray.com>, toma@baritone (Thomas Arneberg) writes:
  16. > We have encountered a "feature" of DIVA that is driving us crazy.
  17. > 
  18. > Sometimes we tie together the drain and source nodes of an NMOS or PMOS 
  19. > device, to make it into a capacitor. But then DIVA layout extraction 
  20. > considers it some new two-terminal device, and will not extract it as a 
  21. > regular MOS device with two terminals tied together.
  22. > 
  23. > [....]
  24.  
  25. This same "feature" is in PDV of EDGE, in both cases one solution is:
  26.  
  27.     extractDevice( ngate (gate "G") (ndiff "S" "D") (pwell "B") "nmos4" )
  28.     extractDevice( ngate (gate "G") (ndiff "D") (pwell "B") "cap3" )
  29.     w = measureParameter( length ( ngate butting ndiff ) .5 )
  30.     l = measureParameter( length ( ngate inside gpoly1 ) .5 )
  31.     saveProperty( ngate "Name" "nmos4" )
  32.         [....]
  33.     extractDevice( pgate (gate "G") (pdiff "S" "D") (nwell "B") "pmos4" )
  34.     extractDevice( pgate (gate "G") (pdiff "D") (nwell "B") "cap3" )
  35.     w = measureParameter( length ( pgate butting ndiff ) .5 )
  36.     l = measureParameter( length ( pgate inside gpoly1 ) .5 )
  37.     saveProperty( pgate "Name" "pmos4" )
  38.         [....]
  39.  
  40. Hence you require one additional symbol with 3 nodes. Then use the
  41. netlister(s) to create shorted MOS gates or capacitors depending on
  42. what the requirements are.
  43. -- 
  44. ==========
  45. Graeme Boyd                      B.N.R. Ltd
  46. why@bnr.ca                       Ottawa, Canada
  47. ==========
  48. My thoughts, My words -- Let BNR make its own mistakes.
  49.