home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #26 / NN_1992_26.iso / spool / comp / arch / 10676 < prev    next >
Encoding:
Internet Message Format  |  1992-11-12  |  1.2 KB
  1. Path: sparky!uunet!ogicse!das-news.harvard.edu!cantaloupe.srv.cs.cmu.edu!lindsay
  2. From: lindsay+@cs.cmu.edu (Donald Lindsay)
  3. Newsgroups: comp.arch
  4. Subject: Re: MIPS and MHz
  5. Keywords: RISC, MIPS, cps
  6. Message-ID: <BxMn1J.GB3.2@cs.cmu.edu>
  7. Date: 12 Nov 92 23:39:18 GMT
  8. Article-I.D.: cs.BxMn1J.GB3.2
  9. References: <1992Nov12.183424.29331@boole.uucp>
  10. Sender: news@cs.cmu.edu (Usenet News System)
  11. Organization: School of Computer Science, Carnegie Mellon
  12. Lines: 16
  13. Nntp-Posting-Host: gandalf.cs.cmu.edu
  14.  
  15. NetCmmnd@boole.uucp (System Administrator) writes:
  16. >How can a non-superscalar implementation at 50MHz run 59.1 MIPS?
  17. >I thought the holy grail of RISC was 1 instruction retired per cycle
  18. >and that this is never attained (much less exceeded) in a non-
  19. >superscalar implementation.
  20.  
  21. Correct, for reasonable measures of MIPS.
  22.  
  23. However, "Dhrystone 1.1 MIPS" have ceased to be reasonable.  The
  24. "MIPS" is calculated by assuming that the VAX 11/780 was 1 MIPS, and
  25. then taking an execution-time ratio versus a historical VAX value.
  26.  
  27. As compilers have improved (and have acquired Dhrystone-1.1-specific
  28. optimizations), the D-MIPS ratings have inflated beyond reason.
  29. -- 
  30. Don        D.C.Lindsay     Carnegie Mellon Computer Science
  31.