home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #26 / NN_1992_26.iso / spool / comp / arch / 10659 < prev    next >
Encoding:
Text File  |  1992-11-12  |  959 b   |  30 lines
  1. Newsgroups: comp.arch
  2. Path: sparky!uunet!boole!NetCmmnd
  3. From: NetCmmnd@boole.uucp (System Administrator)
  4. Subject: MIPS and MHz
  5. Message-ID: <1992Nov12.183424.29331@boole.uucp>
  6. Summary: How does a non superscalar get more than 1 instruction per cycle?
  7. Keywords: RISC, MIPS, cps
  8. Organization: Boole & Babbage, Inc.
  9. Date: Thu, 12 Nov 1992 18:34:24 GMT
  10. Lines: 18
  11.  
  12. I Sun has just announced some new workstations based on
  13. a microSPARC(tm) chip running at 50MHz and producing 
  14. 59.1 MIPS.  I know the problem with MIPS but 
  15.  
  16. How can a non-superscalar implementation at 50MHz run 59.1 MIPS?
  17. I thought the holy grail of RISC was 1 instruction retired per cycle
  18. and that this is never attained (much less exceeded) in a non-
  19. superscalar implementation.
  20.  
  21. MIPS is probably the most misleading term in the field but
  22. what on earth can they mean?
  23.  
  24. John Ahlstrom
  25. Boole & Babbage
  26. 408-524-3307
  27.  
  28. I can neither confirm nor deny that these questions
  29. are interesting to anyone else.
  30.