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/ NetNews Usenet Archive 1992 #26 / NN_1992_26.iso / spool / comp / arch / 10584 < prev    next >
Encoding:
Internet Message Format  |  1992-11-10  |  1.4 KB
  1. Path: sparky!uunet!snorkelwacker.mit.edu!ai-lab!zurich.ai.mit.edu!gjr
  2. From: gjr@zurich.ai.mit.edu (Guillermo J. Rozas)
  3. Newsgroups: comp.arch
  4. Subject: Re: why no register + register addressing mode in R3000
  5. Date: 10 Nov 92 11:12:23
  6. Organization: M.I.T. Artificial Intelligence Lab.
  7. Lines: 17
  8. Message-ID: <GJR.92Nov10111223@chamarti.ai.mit.edu>
  9. References: <18938@ucdavis.ucdavis.edu> <endecotp.721329802@cs.man.ac.uk>
  10. Reply-To: gjr@zurich.ai.mit.edu
  11. NNTP-Posting-Host: chamartin.ai.mit.edu
  12. In-reply-to: endecotp@cs.man.ac.uk's message of 9 Nov 92 17:23:22 GMT
  13.  
  14. In article <endecotp.721329802@cs.man.ac.uk> endecotp@cs.man.ac.uk (PB Endecott (PhD SFurber)) writes:
  15.  
  16. |   Of course for a load, you do have two read ports available.  Would anyone
  17. |   consider an architecture with non-symetrical addressing modes, where loads
  18. |   can do register+constant or register+register, but stores can do
  19. |   register+constant only?
  20. |
  21. |   Another feature that some processors have and others don't is
  22. |   auto-indexing.  During loads, this requires an extra write port (or an
  23. |   extra cycle) to put the modified value back in the register; but during
  24. |   stores the write port is not used for data.  So how about an architecture
  25. |   with autoindexing for stores but not for loads ?
  26.  
  27. The HP-PA (1.1) architecture has indexed integer loads but no indexed
  28. integer stores.  It has both indexed floating-point loads and stores.
  29. It has auto-increment on both loads and stores.
  30.  
  31.