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/ NetNews Usenet Archive 1992 #26 / NN_1992_26.iso / spool / comp / arch / 10533 < prev    next >
Encoding:
Internet Message Format  |  1992-11-08  |  1.5 KB
  1. Path: sparky!uunet!auspex-gw!guy
  2. From: guy@Auspex.COM (Guy Harris)
  3. Newsgroups: comp.arch
  4. Subject: Re: RISC goes CISC?
  5. Message-ID: <15394@auspex-gw.auspex.com>
  6. Date: 8 Nov 92 23:40:19 GMT
  7. References: <1992Nov6.092012.19239@rhein-main.de> <1992Nov8.193946.2210@cs.mcgill.ca>
  8. Sender: news@auspex-gw.auspex.com
  9. Organization: Auspex Systems, Santa Clara
  10. Lines: 23
  11. Nntp-Posting-Host: auspex.auspex.com
  12.  
  13. >    Intel is slowly finding that the CISC way of doing things is not
  14. >always optimal.  Pipelining a CISC chip is painstaking brutal, and they 
  15. >are thus focusing their efforts on the new Pentium chip, which will largely
  16. >be a RISC chip which can execute the 486 instruction set if need be.
  17.  
  18. And, given that the *only* instructions that Pentium can execute, as far
  19. as I know, are 3andup86 instructions, it needs to be.  (NOTE: there may
  20. well be some additions to the instruction set, just as the 486 added a
  21. couple of non-privileged instructions.)
  22.  
  23. Do you, or does *anybody* else, have *any* solid evidence for the claim
  24. that I've heard advanced on occasion that the 586^H^H^HPentium really
  25. has a "native RISC mode" that can really execute "native RISC mode" code
  26. directly?
  27.  
  28. NOTE: the claim that if you recompile code it may execute faster is not
  29. sufficient evidence for that claim; remember, Pentium is a superscalar
  30. chip, and may thus run code faster if instructions are scheduled
  31. differently.
  32.  
  33. Neither are block diagrams with a big "RISC engine" block and a small
  34. "*86 compatibility" block evidence for that claim; the "RISC engine" may
  35. not expose its internals outside the chip.
  36.