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/ NetNews Usenet Archive 1992 #20 / NN_1992_20.iso / spool / comp / theory / dynamic / 298 < prev    next >
Encoding:
Text File  |  1992-09-13  |  4.7 KB  |  115 lines
  1. Newsgroups: comp.theory.dynamic-sys
  2. Path: sparky!uunet!mcsun!sun4nl!relay.philips.nl!prle!kostelij
  3. From: kostelij@prl.philips.nl (T. Kostelijk 43897)
  4. Subject: Postdoc position
  5. Message-ID: <1992Sep14.083411.28786@prl.philips.nl>
  6. Sender: news@prl.philips.nl (USENET News System)
  7. Organization: none
  8. Date: Mon, 14 Sep 1992 08:34:11 GMT
  9. Lines: 104
  10.  
  11. Subject: Postdoc vacancy for protocol / multi-rate verification in IC-design
  12.  
  13. Recently, a postdoc vacancy is created by a proposal of
  14. the Philips Research Lab Eindhoven (the Netherlands),
  15. that has been accepted by the European Communities program 
  16. called "Human Capital and Mobility".
  17. The technical part of the proposal is appended to this letter.
  18.  
  19. The topic can be seen as a special protocol verification problem,
  20. although the word "protocol" is not mentionned in the proposal.
  21.  
  22. We search for skilled candidates, who are non-dutch Europeans,
  23. who have received a PhD or are about to receive a PhD 
  24. in computer science, mathematics or electronic engineering.
  25. The two-year postdoc starts in Januari 1993.
  26. Interested candidates should contact the address below as 
  27. soon as possible, preferably within 2 weeks.
  28.  
  29. A.P. Kostelijk,
  30. Philips Research Lab Eindhoven,
  31. P.O. Box 800000, WAY 4.47,
  32. 5600 JA Eindhoven
  33. The Netherlands
  34. Phone: +31-40-743897
  35. kostelij@prl.philips.nl  
  36.  
  37.  
  38.  
  39. TITLE
  40.  
  41. Formal verification of multi-rate IC-designs. 
  42.  
  43. DETAILED DESCRIPTION OF THE PROJECT 
  44.  
  45. The aim of the project is to solve fundamental problems that
  46. prevent the verification of multi-rate IC-designs.
  47. A multi-rate IC is a digital Integrated Circuit of which 
  48. different parts run on different clock frequencies, 
  49. and for which no simple timing relation 
  50. between the constituent parts exist.
  51. Proving correctness of the communication between these parts 
  52. is difficult. From a functional point of view, 
  53. the communication can be multi-synchronous or even asynchronous.
  54. A digital signal processor for example, can consist of 
  55. different parts running with different sampling frequencies, 
  56. again with different clock frequencies, and the communication 
  57. can be multi-synchronous, or ``asynchronous" via 
  58. synchronised interrupts.
  59.  
  60. Until now, formal verification methods for IC design focus
  61. on single clock systems only. Recent advances in this area,
  62. such as for Finite State Machine verification and Retiming
  63. verification are a step forward in verifying single clock parts,
  64. but they do not address multi-rate IC-designs.
  65. There is no known method to verify non-trivial multi-rate designs
  66. in a reasonable way. 
  67. The verification method currently applied, based on simulation,
  68. is insufficient to get a reasonable impression of the correctness
  69. of the communication between the constituent parts.
  70. Only a very limited set of interrupts  and input patterns 
  71. can be simulated because of the long simulation times that are needed. 
  72. Checking synchronisation and setup procedures for every possible
  73. situation is therefore prohibitive.
  74. The only reasonable ``verification method" remaining is to test
  75. how the actual IC behaves after it has been processed.
  76.  
  77. The research project will focus on the fundamental question of
  78. how the communication can be modeled, and how the implementation
  79. can be proven correct, while assuming that the constituent
  80. (single clock) parts of the IC design are correct.
  81.  
  82. The strategy for tackling the verification problem in 
  83. multi-rate IC designs will be based on exploiting the knowledge 
  84. of formal verification methods in strong combination with 
  85. IC design expertise and know-how. In this way, it is expected 
  86. that parts of the verification problem will be solved, 
  87. in particular those items that are most relevant for the IC designers.
  88.  
  89.  
  90. RELEVANCE OF THE PROJECT TO THE TRAINING OF YOUNG RESEARCHERS
  91.  
  92. The Philips Research IC Design Centre offers the researcher 
  93. an ideal environment to attack this challenging problem. 
  94. It has an outstanding reputation for
  95. IC design research and CAD for VLSI in general,
  96. and for IC design verification in particular.
  97. It combines both the academic freedom to explore new ideas
  98. and the challenge to apply the ideas on industrial designs.
  99. In this sense we have shown several times that 
  100. the combination of our CAD research
  101. and IC design expertise leads to unique CAD products
  102. that are very useful in industrial design environments.
  103.  
  104.  
  105. INDUSTRIAL, ECONOMIC AND SOCIAL RELEVANCE OF THE RESEARCH
  106.  
  107. Continuous advances in IC technology 
  108. allow the integration of functions of ever growing complexity.
  109. The number of single chip multi-rate system designs is growing rapidly,
  110. but its verification is at present already a major bottleneck.
  111. Therefore, multi-rate verification has become extremely important
  112. to guarantee first time right IC designs, and the relevance
  113. grows even more with time. First time right IC designs are essential
  114. to reduce the time to market of new electronic products.
  115.