home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #20 / NN_1992_20.iso / spool / comp / sys / intel / 1671 < prev    next >
Encoding:
Text File  |  1992-09-10  |  834 b   |  24 lines
  1. Newsgroups: comp.sys.intel
  2. Path: sparky!uunet!scorn!scolex!md
  3. From: md@sco.COM (Michael Davidson)
  4. Subject: Re: Intel 486 on-chip cache in a multiprocessor config ?
  5. Organization: The Santa Cruz Operation, Inc.
  6. Date: Wed, 09 Sep 1992 18:40:23 GMT
  7. Message-ID: <1992Sep09.184023.28664@sco.COM>
  8. References: <1992Aug31.170710.7898@jpradley.jpr.com>
  9. Sender: news@sco.COM (Account for Usenet System)
  10. Lines: 12
  11.  
  12.  
  13. adykes@jpradley.jpr.com (Al Dykes) writes:
  14.  
  15. >Can the 486  on-chip cache maintain cache coherency in 
  16. >a shared memory MP configuration ? 
  17.  
  18. Yes - see the 486 hardware reference manual for details of how
  19. internal cache invalidation bus cycles work.
  20.  
  21. (btw this doesn't just apply to MP systems - the same technique is
  22. used to maintain coherency of the internal cache when any other bus
  23. master device modifies the contents of memory)
  24.