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/ NetNews Usenet Archive 1992 #20 / NN_1992_20.iso / spool / comp / lsi / cad / 944 < prev    next >
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Text File  |  1992-09-11  |  1.4 KB  |  36 lines
  1. Newsgroups: comp.lsi.cad
  2. Path: sparky!uunet!email!vlsivie.tuwien.ac.at!axel
  3. From: axel@vlsivie.tuwien.ac.at (Axel Jantsch)
  4. Subject: Synopsis versus RACAL-REDAC ?
  5. Message-ID: <AXEL.92Sep11133223@bioko.vlsivie.tuwien.ac.at>
  6. Sender: news@email.tuwien.ac.at
  7. Nntp-Posting-Host: bioko.vlsivie.tuwien.ac.at
  8. Organization: Technical University Vienna, Austria
  9. Distribution: comp.lsi.cad
  10. Date: Fri, 11 Sep 1992 12:32:23 GMT
  11. Lines: 23
  12.  
  13.  
  14. I have to compare the RACAL-REDAC VHDL based design system
  15. (VHDL-2000 + SylcSyn + ...) with the Synopsis VHDL based synthesis and
  16. simulation system.
  17.  
  18. I appreciate  any information about the strong and weak points of each of the
  19. systems. I am especially interested in 
  20. - the high level synthesis capabilities (e.g. is hardware sharing and
  21.   scheduling done?);
  22. - the quality and performance of the VHDL simulator;
  23. - the VHDL subset that is synthesized and simulated;
  24. - a path to FPGA technology;
  25. - the training effort, as the system will be used in student courses.
  26.  
  27. Any kind of information and pointer is appreciated
  28.  
  29. Axel
  30. --
  31.        |Axel Jantsch               email: axel@vlsivie.tuwien.ac.at  
  32.        |fax: (++43 1) 569697       voice: (++43 1) 58801-8156
  33. \ /LSI |Institut fuer Technische Informatik, Treitlstrasse 3/1822 
  34.  Vienna|Technische Universitaet Wien, A-1040 Vienna, Austria        
  35. Fast information does to our minds what fast food does to our bodies.
  36.