home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #20 / NN_1992_20.iso / spool / comp / lang / verilog / 336 < prev    next >
Encoding:
Text File  |  1992-09-08  |  1.1 KB  |  27 lines
  1. Newsgroups: comp.lang.verilog
  2. Path: sparky!uunet!Cadence.COM!popeye!steveg
  3. From: steveg@popeye.cadence.com (Steven Greenberg; x6231)
  4. Subject: Re: Analogue modeling by Verilog
  5. Message-ID: <1992Sep8.174925.6747@Cadence.COM>
  6. Sender: usenet@Cadence.COM (Usenet News)
  7. Nntp-Posting-Host: popeye
  8. Reply-To: steveg@popeye.cadence.com (Steven Greenberg; x6231)
  9. Organization: Cadence Design Systems, Inc.
  10. References:  <1992Sep3.071552.9412@uxmail.ust.hk>
  11. Date: Tue, 8 Sep 1992 17:49:25 GMT
  12. Lines: 13
  13.  
  14. Analog modelling is not Verilog's forte, but it can be done.  In fact, if you
  15. order the mixed-signal product with Analog Artist, you get some analog
  16. behavioral models in Verilog.
  17.  
  18. I don't claim to be a Verilog modelling expert, but I once wrote a vco model
  19. in Verilog to prove to some people that it could be done.
  20.  
  21. To pass an analog value into a Verilog module, you have to create a 64-bit wire
  22. port.  You then use system functions like $bitstoreal to convert the wire at
  23. the port to a real number inside the module.  Once you have real numbers inside
  24. the module, you can do anything you want.
  25.  
  26. /Steve
  27.