home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #19 / NN_1992_19.iso / spool / comp / lsi / cad / 919 < prev    next >
Encoding:
Text File  |  1992-08-28  |  1.1 KB  |  34 lines
  1. Newsgroups: comp.lsi.cad
  2. Path: sparky!uunet!stanford.edu!morrow.stanford.edu!nova2.stanford.edu!dow
  3. From: dow@nova2.stanford.edu (Keith Dow)
  4. Subject: Re: Chip design times
  5. Message-ID: <1992Aug29.042029.20292@morrow.stanford.edu>
  6. Sender: news@morrow.stanford.edu (News Service)
  7. Organization: Stanford University
  8. References: <1992Aug28.043741.17539@massey.ac.nz>
  9. Date: Sat, 29 Aug 1992 04:20:29 GMT
  10. Lines: 22
  11.  
  12. >I am currently trying to find information on current chip design times verses
  13. >complexity.
  14. >
  15. >Thanks in advance
  16.  
  17. There are several types.  For instance full custom, custom, standard
  18. cell and sea of gates are several examples.  Each takes its own time. 
  19.  
  20. Also some big designs take years and after first silicon, a year to remove
  21. the last few bugs.  Of course some never have all the bugs removed.
  22.  
  23. Lastly, some companies are on a learning curve and take a long time to
  24. get their first complex chip out.  
  25.  
  26. If you can be more specific, I can help you since I work at a design
  27. house.
  28.  
  29. One other thing to think about is that some designs are just modifications
  30. to existing chips, for example embedded controlers based on risc cpu
  31. processors.
  32.  
  33. Good luck
  34.